삼항(ternary) 논리 회로는 이진(binary) 논리의 기술 발전을 지속적으로 이어갈 수 있는 고잠재력 대안으로 간주된다. 현재 삼항 논리에 관한 연구는 두 가지 측면에 초점을 맞추고 있다. 하나는 가산기, 곱셈기, CPU와 같은 특정 삼항 회로를 설계하는 데 주력하며, 다른 하나는 표적 삼항 장치에서 회로 설계가 가능하도록 하는 설계 방법론을 제안한다. 그러나 대규모 삼항 논리의 구현에는 하드웨어 기술 언어(HDL)와 다양한 삼항 장치에 적용할 수 있는 합성 방법론이 필요하다. 따라서 본 연구는 1) 삼항 RTL에서 게이트 수준(netlist)로의 합성 방법론, 2) Verilog HDL을 기반으로 한 삼항 논리를 위한 문법(syntax), 3) 합성 과정에서 논리 합성(logic synthesis)을 위한 최초의 GT-LOGIC(generic ternary logic) 라이브러리 및 매핑 전략을 제안한다. 우리의 첫 번째 RTL 수준 합성 방법은 합성된 넷리스트가 기존의 MUX 기반 합성에 비해 평균 63.39%의 셀 수 감소를 보였다고 보고한다. 또한, 본 방법론이 Memristor 기반 CMOS, CNTFET, T-CMOS, DEPFET 등 다양한 삼항 장치에서 삼항 논리를 성공적으로 합성함을 강조한다.

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