차세대 표준셀/레이아웃 자동화 및 VLSI 예측을 위한 공정-패러사이트 공동최적화 연구

Co-optimization of process-parasitics for next-generation standard cells and VLSI prediction

연구 내용

차세대 트랜지스터 기술(3nm/2nm)에서 표준셀 레이아웃, 핀 접근성, 라우팅 자원 제약을 공정 및 백엔드(예: BEOL) 관점과 함께 최적화하여 칩 수준 VLSI 지표를 개선하는 연구

송대건 연구실은 3nm 이후에서 변형이 커지는 공정 특성을 표준셀 설계 단계와 연결해 칩 수준 성능을 예측하고 개선하는 방법을 다룹니다. CFET/NSFET/FSFET 계열에서 스케매틱, 레이아웃, 기생추출 관점을 함께 고려하고, buried power rail과 로컬 트렌치 컨택 등 레이아웃 요소가 트랙 구성과 라우팅 혼잡에 미치는 영향을 분석합니다. 또한 표준셀 컴파일러와 강화학습 기반 레이아웃 최적화를 통해 설계 규칙이 복잡한 노드에서 자동화된 셀 생성과 검증 흐름을 구축합니다. 또한 핀 접근성 문제를 사전 분석하고 공동최적화합니다.

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연구 흐름

초기에는 NSFET 및 CFET 기반 표준셀에서 기생 성분이 전체 설계 지표에 미치는 영향을 정리하고, 공정 스케일링만으로는 얻기 어려운 저전력·저면적 이점을 셀 설계 절차로 재현하는 방향으로 연구를 수행했습니다. 이후 buried power rail 확장과 다중 트랙 셀 구성의 영향 분석을 통해 레이아웃 조건을 구체화했습니다. 최근에는 2nm급 FSFET와 3nm 이후의 핀 접근성 제약을 다루는 설계-기술 공동최적화 방법과, 강화학습 기반 표준셀 컴파일러로 자동화 효율을 높이는 흐름으로 확장했습니다.

활용 가능성

활용 가능성은 알앤디써클 특화 AI 에이전트가 생성한 내용으로, 실제 연구 가능 여부는 연구실과의 논의가 필요합니다.

3nm NSFET 표준셀 라이브러리 자동 생성
CFET 기반 저패러사이트 셀 최적화
2nm FSFET 4T 셀 설계 가이드
핀 접근성 사전 분석 절차
BEOL-표준셀 공동최적화 기반 P&R 개선
라우팅 트랙 제약 하의 설계 규칙 검증
레이아웃 기반 설계 공간 탐색
강화학습 기반 표준셀 컴파일러
기생추출 연동 VLSI 예측 모델
차세대 노드용 표준셀 품질 지표 자동 평가