삼진 논리 회로 구현 및 RTL-게이트 합성을 통한 저전력 AI/엣지용 프로세서 연구

Ternary logic circuit implementation and RTL-to-gate synthesis for low-power edge AI processors

연구 내용

T-CMOS, DEPFET/MTCMOS 등 삼진 소자 기반 회로에서 균형형 삼진 연산을 설계하고, HDL 기반 합성 및 셀 레이아웃 전략으로 시스템 크기의 삼진 로직을 구현하는 연구

이 분야는 이진 스케일 한계 이후 계산 효율을 높이기 위해 삼진 논리를 회로 단에서 구현하는 데 초점을 둡니다. T-CMOS를 기반으로 균형형 삼진 full adder와 조합/순차 삼진 로직의 설계 절차를 제시하고, DEPFET과 다중 임계전압 MTCMOS 조합으로 제조 적합성과 고속·저전력 운용을 동시에 달성하는 접근을 수행합니다. 또한 Verilog 기반 삼진 문법과 장치 독립 RTL-to-gate 수준 합성 방법, GT-LOGIC 계열 매핑 전략을 통해 대규모 삼진 로직 구현 가능성을 확보합니다. 회로 설계와 함께 삼진 셀 레이아웃 배치 알고리즘도 제안하며, 3진법 PIM 프로세서 및 메모리내연산 가속에 연결합니다.

관련 프로젝트

3건

연구 흐름

초기에는 T-CMOS에서 완전한 시스템 관점의 삼진 회로 설계를 다루며, 균형형 삼진 가산기의 논리 구성과 조합 로직 구현 기반을 정리했습니다. 이후 DEPFET과 MTCMOS를 함께 사용하는 회로 구현 방법으로 에너지 효율과 속도, 제조 용이성을 함께 고려하는 설계로 확장했습니다. 동시에 장치에 종속되지 않는 RTL 수준 합성 흐름을 위해 Verilog 문법과 RTL-to-gate 합성 방법론을 제안하고, GT-LOGIC 라이브러리 및 매핑 전략으로 다양한 삼진 소자에 적용 가능한 구현을 보여주었습니다. 최종적으로는 삼진 기반 PIM 프로세서 설계 프로젝트로 연구를 연결하는 흐름을 유지했습니다.

활용 가능성

활용 가능성은 알앤디써클 특화 AI 에이전트가 생성한 내용으로, 실제 연구 가능 여부는 연구실과의 논의가 필요합니다.

balanced ternary arithmetic 회로 설계
삼진 RTL-to-gate 합성 자동화
삼진 셀 레이아웃 배치 알고리즘
T-CMOS 기반 삼진 논리 게이트 구현
DEPFET/MTCMOS 기반 삼진 회로 최적화
삼진 PIM 프로세서 설계
메모리 내 연산 기반 엣지 AI 가속
저전력 삼진 논리 블록 라이브러리
Verilog 기반 삼진 설계 언어/합성 파이프라인
삼진 논리 게이트 특허 기반 IP 적용