이 편지는 11비트 200 MS/s 28 nm CMOS 2b/주기 successive-approximation register (SAR) 아날로그-디지털 변환기(ADC)를 제시한다. 오프셋 캘리브레이션 기법을 제안하여 고해상도 2b/주기 SAR ADC의 선형성을 저하시키는 비교기 오프셋 불일치를 완화하고자 한다. 커패시터-저항(C-R) 하이브리드 디지털-아날로그 변환기(DAC)로부터 보상 전압을 생성함으로써 오프셋 불일치는 0.25 least significant bit(LSB) 이내로 감소시킨다. 28 nm CMOS 공정으로 구현된 프로토타입 ADC는 11비트 해상도에서 각각 측정된 차분 비선형성 및 적분 비선형성이 0.6 LSB, 1.73 LSB 이내임을 보인다. 측정된 신호대잡음및왜곡비(SNDR)와 스퓨리어스 프리 다이내믹 레인지(SFDR)는 나이퀴스트에서 각각 50.9 dB 및 66.2 dB이다. 프로토타입 ADC는 활성 다이 면적 0.115 mm2를 차지하며 1.1-V 공급 전압에서 3.98 mW를 소비한다.

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