혼성신호 BNN 가속기 및 고선형 SAR ADC 보정 회로 연구
Mixed-Signal BNN Acceleration and Calibrated High-Linearity SAR ADCs
연구 내용
바이너리 가중치/활성 기반의 혼성신호 BNN 연산을 전류 거울 MAC 및 sign activation으로 구현하고, 비교기 오프셋 불일치를 보정하는 2b/cycle SAR ADC를 설계하는 연구
저전력 지능형 처리를 위해 바이너리 가중치/활성의 BNN 알고리즘을 아날로그 회로 네트워크로 매핑합니다. current mirror neuron과 near-threshold 동작을 활용해 MAC 및 sign activation을 수행하고, 학습 복잡도 대신 추론 핵심 연산의 전력과 메모리 요구를 낮추는 방향으로 설계합니다. 동시에 데이터 수집 단계에서는 비교기 오프셋 mismatch를 C-R hybrid DAC 기반 보정으로 줄여 고분해능 선형성을 확보하는 2b/cycle SAR ADC를 구현합니다. 두 축의 회로 설계는 센서 입력부터 추론까지의 전력 예산을 통합적으로 관리하는 차별성을 갖습니다.
관련 연구 성과
관련 논문
2편
관련 특허
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관련 프로젝트
5건
연구 흐름
2023년에는 28-nm CMOS에서 MNIST 분류를 목표로 하는 혼성신호 binarized neural network 프로세서를 제시하고, 전류 거울 기반의 MAC과 sign activation을 회로 수준에서 구성해 전력·면적 효율을 확인했습니다. 같은 해에는 2b/cycle SAR ADC에서 비교기 오프셋 불일치가 선형성에 미치는 영향을 정리하고, C-R hybrid DAC로 보정 전압을 생성하여 NL/DNL 열화를 낮추는 접근을 수행했습니다. 이후 연구는 인공지능 시스템반도체 인력양성 및 핵심기술 개발 과제와 연계되어, 저전력 추론 하드웨어와 정밀 데이터 변환 블록의 통합 설계 역량을 강화하는 방향으로 확장되었습니다.
활용 가능성
활용 가능성은 알앤디써클 특화 AI 에이전트가 생성한 내용으로, 실제 연구 가능 여부는 연구실과의 논의가 필요합니다.
- 초저전력 엣지 AI 추론 SoC
- BNN 기반 비전 분류 프로세서
- 혼성신호 MAC 연산 IP
- near-threshold 연산 회로 설계
- 센서 융합용 고선형 ADC 프론트엔드
- 비교기 오프셋 보정 기반 정밀 측정
- 저전력 데이터 취득 시스템
- 아날로그 연산 기반 뉴로모픽 스타일 회로
- 소형 AI 가속기 온칩 SRAM 구성
- 시스템반도체 설계 검증 플랫폼
관련 논문
구분
제목
A 24.1 TOPS/W mixed-signal BNN processor in 28-nm CMOS
11 b 200 MS/s 28‐nm CMOS 2b/cycle successive‐approximation register analogue‐to‐digital converter using offset‐mismatch calibrated comparators
관련 프로젝트
구분
제목
초거대 AI를 위한 대규모데이터센터용 인공지능 시스템반도체 인력양성 및 핵심기술 개발
미래 두뇌모방 지능형 시스템 반도체 혁신인재양성 사업단
차세대시스템반도체설계전문인력양성
인공지능 서비스 실현을 위한 지능형 반도체 설계 핵심기술 개발
반도체 전공트랙 사업