교통 표지 인식(Traffic sign recognition, TSR) 기술은 차량이 카메라를 통해 도로 표지를 인식하고 이를 주행에 활용할 수 있게 한다. 교통 안전을 위해 TSR은 첨단 운전자 보조 시스템(Advanced driver assistance systems, ADAS)을 구성하는 핵심 기술 중 하나이며, 여러 연구가 수행되어 왔다. 합성곱 신경망(Convolutional neural networks, CNN)의 등장은 특히 ADAS 환경에서 자동차 분야에 새로운 가능성을 열어 주었다. 그러나 대부분의 CNN이 높은 연산 자원과 메모리 사용을 요구하므로, 자원 제약이 있는 ADAS에서 실시간 TSR 애플리케이션을 배치하는 것은 어렵다. 이 문제를 해결하기 위해 임베디드 플랫폼에서의 최적화를 고려한 일부 연구가 진행되어 왔으나, 기존 연구는 많은 하드웨어 자원을 사용하거나 연산 성능이 낮은 것으로 나타났다. 본 논문에서는 저비용의 CNN 기반 실시간 TSR 하드웨어 가속기를 제안한다. 첫째, 계산 복잡도를 줄이기 위해 새롭고 하드웨어 친화적인 양자화 방법을 확장한다. 이 양자화 방법은 CNN을 재구성하여 잔차 블록(residual blocks)의 skip connection 경로를 포함한 모든 연산이 정수 연산만을 사용하도록 하며, 양자화 선형 매핑(affine mapping) 과정을 시프트 연산으로 대체함으로써 계산 오버헤드를 감소시킨다. 둘째, 제안하는 하드웨어 가속기는 실시간 추론과 자원 소모 간의 균형을 맞추기 위해 두 가지 병렬화 전략을 적용한다. 또한 잔차 블록의 skip connection 경로를 처리하는 단순하면서도 효과적인 하드웨어 설계 방안을 제시한다. 이 설계 방안은 skip connection 경로의 데이터플로우를 최적화하고, 추가적인 내부 메모리 사용을 줄일 수 있다. 실험 결과, 재구성된 완전 정수 기반 CNN은 24M 정수 연산(operations, IOPs)만을 필요로 하며 모델 크기는 0.17MB이다. 기존 연구와 비교할 때, 제안된 CNN 모델 크기는 ×105만큼 감소하였고 연산 수는 ×58만큼 감소하였다. 또한 제안된 CNN은 TSR 정확도 99.07%를 달성할 수 있으며, 임베디드 플랫폼에서 구현된 CNN 기반 TSR 연구들 중 가장 높은 정확도이다. 제안된 하드웨어 가속기는 Xilinx ZC706 SoC에서 구현 시 960 MOPS의 연산 성능과 40 FPS의 프레임 레이트를 달성한다. 결과적으로 본 연구는 기존 연구에 비해 연산 성능과 프레임 레이트에서 각각 ×11.87 및 ×36.7만큼 향상시킨다.

RISC-V 프로세서는 버클리 대학에서 개발된 오픈소스 ISA를 기반으로 하는 프로세서로, 저전력 소모와 높은 확장성을 바탕으로 다양한 임베디드 시스템에 널리 활용되고 있다. 그러나 C/C++와 같은 메모리 안전성이 보장되지 않는 프로그래밍 언어의 사용으로 인해 메모리 취약점 문제가 지속적으로 대두되고 있다. 본 논문에서는 순차(In-Order) 방식의 RISC-V 프로세서에서 낮은 성능 오버헤드로 힙 메모리 취약점을 탐지할 수 있는 하드웨어 설계를 제안한다. 순차 프로세서는 단순한 설계로 인한 낮은 비용과 전력 효율성을 바탕으로 많은 임베디드 시스템에서 널리 사용되지만, 제한된 자원으로 인해 메모리 안전성을 보장하기 위한 추가적인 탐지 기법 구현에 어려움이 있다. 이를 극복하기 위해, 본 논문에서는 메타데이터 테이블과 경계 검사 기법을 결합한 하드웨어 구조를 제안하여 성능 저하를 최소화하면서도 메모리 안전성을 강화하였다. 제안된 방법을 VC707 FPGA 평가보드에 적용하여 성능을 검증한 결과, 실행 시간에서 평균 13.08%의 오버헤드가 발생함을 확인하였다. 또한, Juliet Test Suite를 활용한 검증에서 Double-Free, Use-After-Free, Overflow와 같은 주요 취약점을 대부분 탐지하는 성능을 확인하였다. 이를 통해 제안된 순차 RISC-V 프로세서 기반 하드웨어 구조가 낮은 성능 오버헤드로 힙 메모리 취약점을 효과적으로 탐지할 수 있음을 검증하였다.