수직 적층형 NAND(V-NAND) 플래시 메모리는 현대의 휴대용 전자기기에서 주된 데이터 저장 매체이며, 설치 및 운영 비용이 중요한 데이터 센터에서도 그 점유율이 확대되고 있다. 기존의 스케일링 규칙은 ≈15 nm의 설계 규칙(2013년)까지 적용되어 왔지만, 현재의 소자 밀도 향상 방식은 적층으로 전환되었다. 현재 176층이 적층된 V-NAND 플래시 메모리가 시장에 출시되어 있다. 그럼에도 불구하고 층을 증가시키는 일은 박막 응력 관리와 깊은 콘택트 홀 식각과 같은 여러 가지 과제를 유발한다. 또한 칩의 총 허용 두께로 인해 달성 가능한 적층 층수(400~500)에는 상한이 있으며, 이는 6~7년 내에 도달할 것으로 예상된다. 본 총설은 부유 게이트 방식과 대전 트랩층 방식 등 재료 측면, NOR 대 NAND의 어레이 수준 회로 아키텍처, 2D 대 3D의 물리적 집적 구조, 단일 대 다중 레벨의 셀 단위 프로그래밍 기법에 초점을 맞추어, 대전 트랩 기반 플래시 메모리 소자의 현재 상태와 핵심 과제를 요약한다. 아울러 새로운 재료를 사용하여 제조 공정과 소자 성능을 향상시키려는 현재의 노력도 소개한다. 본 총설은 플래시 메모리 소자가 지닌 고유의 문제를 극복할 수 있을 것으로 기대되는 이온 메커니즘에 기반한 향후 저장 장치의 방향을 제시한다.

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