모빌리티용 Safety-Critical 기능 구현을 위한 NVM 기반 고속 및 고신뢰 메모리 시스템 기술 개발
o 최종 목표- 고안전 LPDDR3 향 모빌리티 프로세서 및 LPDDR3 향 MRAM 메모리 개발
프로세서-인-메모리
자성메모리
저전력DDR3
차량반도체
마이크로프로세서
2
2025년 3월-2028년 12월
|934,000,000원
모빌리티용 Safety-Critical 기능 구현을 위한 NVM 기반 고속 및 고신뢰 메모리 시스템 기술 개발
o 최종 목표- 고안전 LPDDR3 향 모빌리티 프로세서 및 LPDDR3 향 MRAM 메모리 개발
프로세서-인-메모리
자성메모리
저전력DDR3
차량반도체
마이크로프로세서
3
2023년 3월-2026년 6월
|1,045,350,000원
파운데이션 라이브러리 PPA 성능 향상 기술 개발
[3차년도 목표] ㅇ 1.2V 90nm CIS(CMOS Image Sensor)용 1. GE(Generic) 스탠다드 셀 검증 및 신뢰성 확보 2. 100MHz POC(Power On Control) IO 테스트 칩 설계, 검증 및 신뢰성 확보 3. 4Kbits PolyFuse OTP IP 검증 및 신뢰성 확보 4. 64Kbits VIA R...
시스템 온 칩
라이브러리
메모리회로
컴파일러
배치설계
4
2023년 3월-2025년 12월
|1,582,660,000원
파운데이션 라이브러리 PPA 성능 향상 기술 개발
[2차년도 목표] ㅇ 1.2V 90nm CIS(CMOS Image Sensor)용 1. UHD(Ultra High Density)스탠다드 셀 테스트 칩 설계, 검증 및 신뢰성 확보 2. GE(Generic) 스탠다드 셀 설계, Design Kit 제작 및 테스트 칩 설계 3. 100MHz POC(Power On Control) IO Desig...
시스템 온 칩
라이브러리
메모리회로
컴파일러
배치설계
5
주관|
2023년 3월-2025년 12월
|1,019,140,000원
파운데이션 라이브러리 PPA 성능 향상 기술 개발
본 과제는 반도체 칩을 만들 때 필요한 기본적인 설계 요소들을 모아둔 파운데이션 라이브러리의 성능을 전력 소모(Power), 동작 속도(Performance), 칩 면적(Area) 측면에서 향상시키는 기술을 개발하는 연구임. 특히 90나노미터 CMOS 이미지 센서(CIS) 공정에 최적화된 라이브러리 개발을 목표로 함.
연구 목표는 1.2V 90nm CIS용 UHD(Ultra High Density) 스탠다드 셀 설계 및 Design Kit 제작, 100MHz POC(Power On Control) IO 설계, 4Kbits PolyFuse OTP IP 설계, 그리고 64Kbits VIA ROM Compiler 설계임. 핵심 연구 내용은 1.2V 90nm CIS용 UHD 스탠다드 셀의 회로 및 배치 설계와 Design Kit 제작, 100MHz POC IO의 기능 및 전원/접지 회로 설계 및 배치 검증, 4Kbits PolyFuse OTP IP의 설계 스펙 검토 및 회로/배치 설계, 64Kbits VIA ROM Compiler의 설계 스펙 검토, 회로/배치 설계, Verilog Model 및 회로/배치/Liberty/LEF File 엔진 생성임. 기대 효과는 1.2V 90nm CIS용 파운데이션 라이브러리 PDK 제공이며, UHD 스탠다드 셀은 Tapless 및 Multi-Height 구조를 적용하여 Cell Height와 Power 감소 및 Logic Area 축소가 가능함. 100MHz POC IO는 Core Power Off 시 발생하는 Leakage 및 false 통신 문제 방지 및 PAD 상태 제어에 기여하며, 4Kbits PolyFuse OTP IP는 CIS 공정 기반의 PolyFuse OTP Cell 회로를 활용하고, 64Kbits VIA ROM Compiler는 Top Metal M3, Program VIA1, 수 천개 이상의 Memory Instance로 구성됨. 또한, 신규 일자리 8명 창출이 예상됨.
