이 논문은 Feed-Forward Equalizer(FFE)와 Maximum Likelihood Sequence Detector(MLSD)에 기반한 PAM4 수신기 DSP 아키텍처를 제안하며, 비트 오류율(BER) 성능을 향상시키고 하드웨어 복잡도를 감소시키는 것을 목표로 한다. 두 가지 핵심 기여를 제시한다: (1) 더 나은 MLSD 성능을 위해 출력이 심볼 간 간섭(ISI) 메모리 길이 2를 갖도록 FFE를 튜닝하는 FFE 탭 계수 최적화 프레임워크, 그리고 (2) 트렐리스 단계별 분기 메트릭 계산 횟수를 제한하여 MLSD의 계산 복잡도를 줄이는 Top-K 선택 기법이다. 계수 학습은 MLSD 출력으로부터 도출한 의사 레이블(pseudo-label)을 바탕으로 least-mean-square(LMS)와 교차 엔트로피 손실을 사용하여 두 단계로 수행한다. 시뮬레이션 결과는 기존의 LMS 기반 FFE 계수 최적화에 비해 BER이 두 자릿수(orders of magnitude) 개선됨을 보여준다. 또한 MLSD 복잡도를 완화하기 위해, 사전 계산된 룩업 테이블을 사용하여 MLSD 계산에 가장 관련성 높은 K개의 분기만을 선택하는 Top-K 선택 접근법을 제안한다. 제안된 아키텍처는 28 nm CMOS 공정에서 합성하고 평가하였으며, 시연을 위해 RealDigital RFSoC4x2 FPGA 보드에도 구현하였다. 전체 메트릭 MLSD 아키텍처와 비교할 때, 제안된 저복잡도 MLSD는 BER 성능을 유지하면서 면적은 74% 감소, 전력 소비는 65% 감소를 달성한다.

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