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김재하 연구실
서울대학교 전기·정보공학부 김재하 교수
AMS 회로
집적회로 설계
Time-Based ADC
연구 영역
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논문·특허
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김재하 연구실

서울대학교 전기·정보공학부 김재하 교수

김재하 연구실은 전기·정보공학부 기반의 집적회로 설계와 mixed-signal/AMS 해석에 초점을 두고, 변환·인터페이스 회로와 시스템 수준 검증/시뮬레이션을 함께 수행합니다. 입력 전압을 타이밍 정보로 변환하는 time-based ADC와 메모리 인터페이스 DQS 위상 보정 회로를 개발합니다. 비선형 AMS 회로를 hybrid piecewise-linear로 모델링한 도달가능성 분석을 통해 안전성 검증을 수행하고, XMODEL primitives와 SystemVerilog로 SNN 및 silicon photonics 시스템을 이벤트 기반으로 시뮬레이션합니다. 또한 프로세스 변이와 레이아웃 의존 효과를 측정·모델링하고, 경사하강 기반 캘리브레이션과 온칩 파라미터 추정으로 PIM 및 뉴로모픽 추론 정확도를 보정합니다.

AMS 회로집적회로 설계Time-Based ADCDQS 위상 보정XMODEL 기반 모델링
대표 연구 분야
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타임-코딩 기반 고속 ADC 및 메모리 인터페이스 타이밍 보정 연구 thumbnail
타임-코딩 기반 고속 ADC 및 메모리 인터페이스 타이밍 보정 연구
Time-Coding High-Speed ADC and Memory Interface Timing Correction
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연구 성과 추이
표시된 성과는 수집된 데이터 기준으로 산출되며, 일부 차이가 있을 수 있습니다.
주요 논문
5
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1
Article
|
·
인용수 0
·
2025
Invited paper: Modeling and Simulation of Silicon Photonics Systems in SystemVerilog/XMODEL
Jaeha Kim
실리콘 포토닉스는 동일한 실리콘 칩 위에 광자공학 및 전자 부품을 모두 집적하며, 파장 분할 다중화(WDM)를 통해 초고밀도·고대역폭 인터커넥트를 제공할 것으로 기대된다. 그러나 이러한 실리콘 포토닉 시스템을 검증할 때, 기존 IC 시뮬레이터는 WDM 신호가 약 200-THz에서 여러 주파수 톤을 포함하고 주파수 간격이 약 50-GHz인 상황으로 인해 어려움을 겪는다. 본 논문은 XMODEL 프리미티브를 사용하여 실리콘 포토닉 요소 및 장치를 등가 다중 포트 전송선로로 모델링하고, SystemVerilog에서 효율적인 이벤트 구동 방식으로 WDM 링크 모델을 시뮬레이션하는 체계적 접근을 제시한다. 마이크로 링, 마하젠더, 전기흡수 변조기를 포함하는 5Gb/s, 3채널 WDM 링크 모델은 각각 초당 4.2, 8.3, 8.3 심볼의 시뮬레이션 속도를 보여준다.
https://doi.org/10.1145/3658617.3703934
Computer science
Photonics
Silicon photonics
Optoelectronics
Materials science
2
Article
|
인용수 0
·
2025
An On-Chip Circuit With Digital Output for Characterizing Transistor Current Mismatch Across Multiple Bias Conditions
Dae-Taek Chung, Hyungyu Shim, S.K.T. Yu, Jaeha Kim
IF 3.6 (2025)
IEEE Access
본 논문은 CMOS 트랜지스터 전류의 국소적 랜덤 변이를 특성화하고 Pelgrom 파라미터인 σ(Vth) 및 σ(β)/β를 추정하기 위한 디지털 출력을 갖는 온칩 측정 회로를 제시한다. 제안된 회로는 어레이로부터 시험 대상(DUT) 트랜지스터를 선택하고, 이를 공유 완화(릴랙세이션) 발진기에 통합한 뒤, 전압 스윙의 소량 변화에 의해 발진 주기가 이동하는 정도를 측정함으로써 동작한다. 이를 통해 트랜지스터 전류의 상대적 차이를 정밀하게 측정할 수 있으며, 이는 어레이 내 서로 다른 트랜지스터 간의 비교 또는 동일 트랜지스터에 대한 서로 다른 바이어싱 조건 하에서 가능하다. 또한, 이원분산분석(two-way analysis of variance, ANOVA)을 사용하는 수학적 접근법이 주변 회로로부터 발생하는 체계적 오프셋을 보정한다. 제안 방법의 유효성은 30 × 32 어레이를 갖는 0.18μm CMOS 시험 칩에서 입증되었으며, 그 결과 σ(Vth) = 7.54 mV 및 σ(β)/β = 1.09%를 산출하였다. 이는 직접 전류 측정과 비교했을 때 편차가 각각 0.35 mV 및 0.09 퍼센트 포인트에 불과하였다.
https://doi.org/10.1109/access.2025.3628656
Transistor
CMOS
Biasing
Discrete circuit
Voltage
Electronic circuit
Chip
Relaxation oscillator
Transistor model
Oscillation (cell signaling)
3
Article
|
인용수 0
·
2023
Reachability Analysis for Nonlinear Analog/Mixed-Signal Circuits With Trajectory-Based Reachable Sets
Seyoung Kim, Jaeha Kim
IF 3.4 (2023)
IEEE Access
이 논문은 비선형 아날로그/혼성신호 회로를 위한 효율적이고 확장 가능한 도달가능성(reachability) 분석 알고리즘을 제시한다. 특히 회로의 연속 상태에 대한 도달가능 집합의 시간에 따른 진화 계산과, 시스템 동역학을 모델링하는 등가의 분할(piecewise-linear) 시스템에서의 분할 평면에 해당하는 가드 플레인(guard planes)과의 교차를 계산하는 데 따르는 문제를 다룬다. 제안된 알고리즘은 도달가능 집합의 궤적 형태(trajectory form)를 활용하며, 해당 집합이 시스템의 가드 플레인 중 하나를 가로지르기 전까지 도달가능 집합의 정확한 시간적 진화를 해석적 표현으로 기술할 수 있다. 집합이 가드 플레인을 가로지를 때, 도달가능 집합을 순진하게 계산하면 집합을 여러 부분집합(sub-sets)으로 분할하고, 각 부분집합에 대해 각기 다른 궤적 형태를 사용해야 할 수 있다. 이는 도달가능 집합의 개수가 시간이 지남에 따라 무한히 증가할 수 있으므로 문제가 된다. 이를 완화하기 위해, 본 연구는 유한한 시간 구간 동안 공통의 가드 플레인을 가로지르는 도달가능 집합들의 집합을 함께 처리하는 방법을 제안한다. 이 방법은 시간에 따라 집합의 개수와 이에 수반되는 계산 비용을 일정하게 유지할 수 있다. DC–DC 컨버터 예시를 통한 실험 결과는, 제안된 알고리즘이 기존 알고리즘 대비 평균 79–107×의 속도 향상을 달성하면서 오차는 2% 미만임을 보여준다.
https://doi.org/10.1109/access.2023.3295825
Reachability
Computer science
Algorithm
Intersection (aeronautics)
Piecewise
Trajectory
Guard (computer science)
Nonlinear system
Computation
Set (abstract data type)
최신 정부 과제
32
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1
2024년 3월-2027년 1월
|1,018,000,000
신소자 시냅스 및 뉴런 회로 동시 구현을 통한 연결 재구성형 SNN 코어개발
신소자 기반 비휘발성 시냅스 어레이와 모델 재구성 가능한 뉴런 어레이가 동일 die상 집적된 연결 재구성형 뉴로모픽 코어 개발 및 검증.1. 뉴로모픽 코어 검증에 필요한 시냅스 어레이 개발­-낮은 공정 온도를 통해 상부 집적 가능한 3단자 기반 IGZO 전하저장형 시냅스 소자와 2단자 기반 RRAM 시냅스 소자를 사용한 32x32 이상의 시냅스 어레이 제작...
뉴로모픽
스파이킹 신경망
연산 가속기
신소자 시냅스 어레이
재구성형 뉴런 어레이
2
2024년 3월-2027년 1월
|862,000,000
신소자 시냅스 및 뉴런 회로 동시 구현을 통한 연결 재구성형 SNN 코어개발
신소자 기반 비휘발성 시냅스 어레이와 모델 재구성 가능한 뉴런 어레이가 동일 die상 집적된 연결 재구성형 뉴로모픽 코어 개발 및 검증.1. 뉴로모픽 코어 검증에 필요한 시냅스 어레이 개발­-낮은 공정 온도를 통해 상부 집적 가능한 3단자 기반 IGZO 전하저장형 시냅스 소자와 2단자 기반 RRAM 시냅스 소자를 사용한 32x32 이상의 시냅스 어레이 제작...
뉴로모픽
스파이킹 신경망
연산 가속기
신소자 시냅스 어레이
재구성형 뉴런 어레이
3
주관|
2023년 6월-2028년 12월
|1,844,000,000
인공지능반도체대학원(한양대학교)
- 인공지능, 소자/공정, 설계 3대 특화 교육 커리큘럼 개발 및 체계 구축 - 대학원 FAIR개최를 통한 석박사과정 확보 - 인공지능반도체 장비 및 설계 인프라확보에 10억 투자 - 기업수요 반영 인공지능반도체 분야 산학프로젝트 30건 이상, 참여인원 60명 이상 - 참여 학생 70%이상 해외인턴 지원 프로그램을 진행하여 긴밀한 국제공동 연구 및 혁신교육과정 참여, 참여대학 및 해외기업 20개 이상 - 석사 배출인원 48명 및 취업지도
인공지능
반도체 공학
고급인력양성
반도체 설계
초거대 인공지능
최신 특허
특허 전체보기
상태출원연도과제명출원번호상세정보
공개2023피드 포워드 이퀄라이제이션을 수행하는 연속 근사 레지스터 아날로그 디지털 컨버터1020230097451
등록2021에너지 하베스팅 장치 및 그 제어 방법1020210120603
등록2018디지털 회로를 모델링하는 회로 모듈 및 이를 포함하는 시뮬레이션 장치1020180079299
전체 특허

피드 포워드 이퀄라이제이션을 수행하는 연속 근사 레지스터 아날로그 디지털 컨버터

상태
공개
출원연도
2023
출원번호
1020230097451

에너지 하베스팅 장치 및 그 제어 방법

상태
등록
출원연도
2021
출원번호
1020210120603

디지털 회로를 모델링하는 회로 모듈 및 이를 포함하는 시뮬레이션 장치

상태
등록
출원연도
2018
출원번호
1020180079299