실리콘 포토닉스는 동일한 실리콘 칩 위에 광자공학 및 전자 부품을 모두 집적하며, 파장 분할 다중화(WDM)를 통해 초고밀도·고대역폭 인터커넥트를 제공할 것으로 기대된다. 그러나 이러한 실리콘 포토닉 시스템을 검증할 때, 기존 IC 시뮬레이터는 WDM 신호가 약 200-THz에서 여러 주파수 톤을 포함하고 주파수 간격이 약 50-GHz인 상황으로 인해 어려움을 겪는다. 본 논문은 XMODEL 프리미티브를 사용하여 실리콘 포토닉 요소 및 장치를 등가 다중 포트 전송선로로 모델링하고, SystemVerilog에서 효율적인 이벤트 구동 방식으로 WDM 링크 모델을 시뮬레이션하는 체계적 접근을 제시한다. 마이크로 링, 마하젠더, 전기흡수 변조기를 포함하는 5Gb/s, 3채널 WDM 링크 모델은 각각 초당 4.2, 8.3, 8.3 심볼의 시뮬레이션 속도를 보여준다.

본 논문은 CMOS 트랜지스터 전류의 국소적 랜덤 변이를 특성화하고 Pelgrom 파라미터인 σ(V_th) 및 σ(β)/β를 추정하기 위한 디지털 출력을 갖는 온칩 측정 회로를 제시한다. 제안된 회로는 어레이로부터 시험 대상(DUT) 트랜지스터를 선택하고, 이를 공유 완화(릴랙세이션) 발진기에 통합한 뒤, 전압 스윙의 소량 변화에 의해 발진 주기가 이동하는 정도를 측정함으로써 동작한다. 이를 통해 트랜지스터 전류의 상대적 차이를 정밀하게 측정할 수 있으며, 이는 어레이 내 서로 다른 트랜지스터 간의 비교 또는 동일 트랜지스터에 대한 서로 다른 바이어싱 조건 하에서 가능하다. 또한, 이원분산분석(two-way analysis of variance, ANOVA)을 사용하는 수학적 접근법이 주변 회로로부터 발생하는 체계적 오프셋을 보정한다. 제안 방법의 유효성은 30 × 32 어레이를 갖는 0.18μm CMOS 시험 칩에서 입증되었으며, 그 결과 σ(V_th) = 7.54 mV 및 σ(β)/β = 1.09%를 산출하였다. 이는 직접 전류 측정과 비교했을 때 편차가 각각 0.35 mV 및 0.09 퍼센트 포인트에 불과하였다.

이 논문은 비선형 아날로그/혼성신호 회로를 위한 효율적이고 확장 가능한 도달가능성(reachability) 분석 알고리즘을 제시한다. 특히 회로의 연속 상태에 대한 도달가능 집합의 시간에 따른 진화 계산과, 시스템 동역학을 모델링하는 등가의 분할(piecewise-linear) 시스템에서의 분할 평면에 해당하는 가드 플레인(guard planes)과의 교차를 계산하는 데 따르는 문제를 다룬다. 제안된 알고리즘은 도달가능 집합의 궤적 형태(trajectory form)를 활용하며, 해당 집합이 시스템의 가드 플레인 중 하나를 가로지르기 전까지 도달가능 집합의 정확한 시간적 진화를 해석적 표현으로 기술할 수 있다. 집합이 가드 플레인을 가로지를 때, 도달가능 집합을 순진하게 계산하면 집합을 여러 부분집합(sub-sets)으로 분할하고, 각 부분집합에 대해 각기 다른 궤적 형태를 사용해야 할 수 있다. 이는 도달가능 집합의 개수가 시간이 지남에 따라 무한히 증가할 수 있으므로 문제가 된다. 이를 완화하기 위해, 본 연구는 유한한 시간 구간 동안 공통의 가드 플레인을 가로지르는 도달가능 집합들의 집합을 함께 처리하는 방법을 제안한다. 이 방법은 시간에 따라 집합의 개수와 이에 수반되는 계산 비용을 일정하게 유지할 수 있다. DC–DC 컨버터 예시를 통한 실험 결과는, 제안된 알고리즘이 기존 알고리즘 대비 평균 79–107×의 속도 향상을 달성하면서 오차는 2% 미만임을 보여준다.

본 연구는 10nm급 동적 랜덤 액세스 메모리 기술을 사용하여 측정한 비단조적 레이아웃 의존 효과(LDEs)에 대한 정확한 모델을 제시한다. LDE 측정 데이터를 수집하기 위해, 개별적으로 주소 지정 가능한 240개의 트랜지스터로 구성된 테스트 모듈을 개발하였다. 제안된 테스트 모듈은 일반적인 스크라이브-라인 회로에 비해 밀도가 15배 높으면서도 면적은 0.1제곱밀리미터로 작게 차지한다. 제안된 모델은 확산 길이, 인접 얕은 트렌치 절연부까지의 횡/종 방향 이격 거리, 게이트-투-컨택트 거리와 같은 각 쌍의 기하학적 파라미터에 대한 비단조적 의존성을 정밀하게 기술하기 위해 새로운 경험적 함수를 사용한다. 또한 이 모델은 표준 회로 시뮬레이터에서 서브 회로 모델로 손쉽게 구현될 수 있으며, 코어 트랜지스터에 대해 단 두 개의 추가 튜닝 파라미터만 필요하다. 적합된 모델은 테스트 모듈로부터 얻은 측정값(총 802개의 트랜지스터)과의 일치도가 우수하며, 포화 영역에서의 드레인 전류에 대해 평균 절대 오차 0.7%, 문턱전압에 대해 4.7mV를 달성하였다.

실리콘 포토닉스는 동일한 실리콘 칩 위에 광자공학 및 전자 부품을 모두 집적하며, 파장 분할 다중화(WDM)를 통해 초고밀도·고대역폭 인터커넥트를 제공할 것으로 기대된다. 그러나 이러한 실리콘 포토닉 시스템을 검증할 때, 기존 IC 시뮬레이터는 WDM 신호가 약 200-THz에서 여러 주파수 톤을 포함하고 주파수 간격이 약 50-GHz인 상황으로 인해 어려움을 겪는다. 본 논문은 XMODEL 프리미티브를 사용하여 실리콘 포토닉 요소 및 장치를 등가 다중 포트 전송선로로 모델링하고, SystemVerilog에서 효율적인 이벤트 구동 방식으로 WDM 링크 모델을 시뮬레이션하는 체계적 접근을 제시한다. 마이크로 링, 마하젠더, 전기흡수 변조기를 포함하는 5Gb/s, 3채널 WDM 링크 모델은 각각 초당 4.2, 8.3, 8.3 심볼의 시뮬레이션 속도를 보여준다.

본 논문은 CMOS 트랜지스터 전류의 국소적 랜덤 변이를 특성화하고 Pelgrom 파라미터인 σ(V_th) 및 σ(β)/β를 추정하기 위한 디지털 출력을 갖는 온칩 측정 회로를 제시한다. 제안된 회로는 어레이로부터 시험 대상(DUT) 트랜지스터를 선택하고, 이를 공유 완화(릴랙세이션) 발진기에 통합한 뒤, 전압 스윙의 소량 변화에 의해 발진 주기가 이동하는 정도를 측정함으로써 동작한다. 이를 통해 트랜지스터 전류의 상대적 차이를 정밀하게 측정할 수 있으며, 이는 어레이 내 서로 다른 트랜지스터 간의 비교 또는 동일 트랜지스터에 대한 서로 다른 바이어싱 조건 하에서 가능하다. 또한, 이원분산분석(two-way analysis of variance, ANOVA)을 사용하는 수학적 접근법이 주변 회로로부터 발생하는 체계적 오프셋을 보정한다. 제안 방법의 유효성은 30 × 32 어레이를 갖는 0.18μm CMOS 시험 칩에서 입증되었으며, 그 결과 σ(V_th) = 7.54 mV 및 σ(β)/β = 1.09%를 산출하였다. 이는 직접 전류 측정과 비교했을 때 편차가 각각 0.35 mV 및 0.09 퍼센트 포인트에 불과하였다.

이 논문은 비선형 아날로그/혼성신호 회로를 위한 효율적이고 확장 가능한 도달가능성(reachability) 분석 알고리즘을 제시한다. 특히 회로의 연속 상태에 대한 도달가능 집합의 시간에 따른 진화 계산과, 시스템 동역학을 모델링하는 등가의 분할(piecewise-linear) 시스템에서의 분할 평면에 해당하는 가드 플레인(guard planes)과의 교차를 계산하는 데 따르는 문제를 다룬다. 제안된 알고리즘은 도달가능 집합의 궤적 형태(trajectory form)를 활용하며, 해당 집합이 시스템의 가드 플레인 중 하나를 가로지르기 전까지 도달가능 집합의 정확한 시간적 진화를 해석적 표현으로 기술할 수 있다. 집합이 가드 플레인을 가로지를 때, 도달가능 집합을 순진하게 계산하면 집합을 여러 부분집합(sub-sets)으로 분할하고, 각 부분집합에 대해 각기 다른 궤적 형태를 사용해야 할 수 있다. 이는 도달가능 집합의 개수가 시간이 지남에 따라 무한히 증가할 수 있으므로 문제가 된다. 이를 완화하기 위해, 본 연구는 유한한 시간 구간 동안 공통의 가드 플레인을 가로지르는 도달가능 집합들의 집합을 함께 처리하는 방법을 제안한다. 이 방법은 시간에 따라 집합의 개수와 이에 수반되는 계산 비용을 일정하게 유지할 수 있다. DC–DC 컨버터 예시를 통한 실험 결과는, 제안된 알고리즘이 기존 알고리즘 대비 평균 79–107×의 속도 향상을 달성하면서 오차는 2% 미만임을 보여준다.

본 연구는 10nm급 동적 랜덤 액세스 메모리 기술을 사용하여 측정한 비단조적 레이아웃 의존 효과(LDEs)에 대한 정확한 모델을 제시한다. LDE 측정 데이터를 수집하기 위해, 개별적으로 주소 지정 가능한 240개의 트랜지스터로 구성된 테스트 모듈을 개발하였다. 제안된 테스트 모듈은 일반적인 스크라이브-라인 회로에 비해 밀도가 15배 높으면서도 면적은 0.1제곱밀리미터로 작게 차지한다. 제안된 모델은 확산 길이, 인접 얕은 트렌치 절연부까지의 횡/종 방향 이격 거리, 게이트-투-컨택트 거리와 같은 각 쌍의 기하학적 파라미터에 대한 비단조적 의존성을 정밀하게 기술하기 위해 새로운 경험적 함수를 사용한다. 또한 이 모델은 표준 회로 시뮬레이터에서 서브 회로 모델로 손쉽게 구현될 수 있으며, 코어 트랜지스터에 대해 단 두 개의 추가 튜닝 파라미터만 필요하다. 적합된 모델은 테스트 모듈로부터 얻은 측정값(총 802개의 트랜지스터)과의 일치도가 우수하며, 포화 영역에서의 드레인 전류에 대해 평균 절대 오차 0.7%, 문턱전압에 대해 4.7mV를 달성하였다.

이 논문은 고대역폭 메모리 세대 3(HBM3) 인터페이스의 비주기적, 쿼터 레이트 데이터 스트로브(DQS) 신호를 위한 적분 오차 보정기(QEC: quadrature error corrector)를 제안한다. 기존 접근법은 주기적 클록 신호에만 적용 가능했던 것과 달리, 제안된 QEC는 네 개의 비주기적, 쿼터 레이트 DQS 신호 사이의 위상 간격을 조정하여 이를 동작 클록 주기의 1/4에 해당하도록 한다. 펄스 폭 검출기는 차이 기간 동안 고정 전류로 커패시터를 충전하여 각 위상 간격을 측정한 뒤, 전체 클록 주기 동안 충전된 4배 더 큰 커패시터의 전압과 비교한다. 40-nm CMOS 공정으로 설계한 프로토타입 QEC의 레이아웃 후 시뮬레이션 결과, QEC는 시임리스(seamless) 모드와 버스트(burst) 모드 모두에서 위상 오차 -43.2~43.2° 범위를 오차 5.01° 미만으로 보정할 수 있음을 보였다. QEC는 1.6-GHz 동작 및 1.1-V 전원 조건에서 최대 전력 2.42mW를 소모하며, 활성 면적은 0.01 mm²이다.

고대역폭 메모리(High bandwidth memory, HBM)는 대규모 인공지능 모델을 포함한 대역폭 제한형 응용에서 획기적인 성능 향상을 가능하게 했다. HBM은 통상 실리콘 인터포저를 통해 다른 SoC와 연결된다. 그러나 병렬 인터커넥트 배선의 밀도가 증가함에 따라 상당한 수준의 누화(crosstalk)가 발생하여 차세대 HBM의 대역폭 향상을 저해하고 있다. 누화 회피 코드(Crosstalk Avoidance Code, CAC)는 누화를 완화하기 위한 해결책으로 부상했지만, 기존 CAC 방식은 비트 효율이 낮고 하드웨어 오버헤드가 큰 한계를 가진다. 본 논문은 효율적인 CAC 방식인 WITCH를 제안한다. WITCH는 채널 배열에서의 상대적 위치에 따라 각 채널에 서로 다른 가중치를 부여하는 새로운 부호화 체계인 가중 부호화(weighted coding)를 사용한다. 이를 통해 배열의 모든 채널을 동일하게 취급하는 기존 CAC에 비해 더 높은 비트 효율을 유지하면서도 누화를 감소시킬 수 있다. 또한 누화 추가 감소를 위한 추가 차폐(shielding)를 포함한 WITCH의 확장 버전인 WITCH-AS도 제안한다. 제안된 부호화 체계는 WITCH 및 WITCH-AS에 대해 각각 91.2--91.7%와 84.3--84.6%의 높은 비트 효율을 보였으며, 이는 동일한 수준의 누화 감소를 유지하면서 기존 최첨단(state-of-the-art) 방식보다 최대 20.8% 높은 수치이다. 업계에서 검증된 채널 모델을 사용한 시뮬레이션을 통해, WITCH와 WITCH-AS는 각각 눈높이(eye height)를 10.1--49.4% 및 17.1--51.1% 향상시킨다는 점을 확인하였다. 아울러 본 논문에서는 제안한 부호화 방식을 위한 효율적인 하드웨어 구현을 제시하며, 이는 기존 구현에 비해 임계 경로 지연(critical path delay)을 28.2% 낮추고 면적(area)을 31.0% 더 작게 만들어 HBM을 위한 실용적인 해결책임을 입증한다.

고대역폭 메모리(High-bandwidth memory, HBM)는 대규모 인공지능 모델을 포함한 대역폭 집약적 응용에서 상당한 발전을 가능하게 했다. HBM은 통상 실리콘 인터포저를 통해 다른 시스템온칩(systems-on-chip, SoC)과 통합되며, 차세대 HBM 시스템에서 대역폭을 공격적으로 확장할 때의 주요 병목은 인터포저 내에서 서로 매우 근접한 고밀도 병렬 인터커넥트로 인해 발생하는 상당한 크로스토크(crosstalk)에서 기인한다. 크로스토크 회피 코드(crosstalk avoidance code, CAC)가 유망한 해결책으로 부상했음에도, 기존 CAC 기법들은 낮은 비트 효율과 상당한 하드웨어 오버헤드를 겪는다. 본 논문은 새로운 가중 코딩 전략을 활용하는 효율적인 CAC 기법 WITCH를 제안한다. 모든 채널을 동일하게 고려하는 선행 접근과 달리, WITCH는 어레이 내에서의 상대적 위치에 따라 채널에 서로 다른 가중치를 부여하여 더 높은 비트 효율로 크로스토크 억제를 가능하게 한다. 또한, 크로스토크 수준을 추가로 낮추기 위해 추가적인 차폐를 통합하는 WITCH의 확장안인 WITCH-AS도 함께 제시한다. 제안한 코딩 기법들은 동일한 수준의 크로스토크 감소를 제공하면서, 최신 기술 대비 최대 17.3% 더 높은 비트 효율을 달성한다. 업계에서 검증된 채널 모델을 사용한 시뮬레이션 결과에 따르면, WITCH와 WITCH-AS는 각각 눈 높이(eye height)를 10.1%–49.4% 및 17.1%–51.1% 개선한다. 더 나아가, 실제 HBM 시스템에 통합될 수 있는 면적 및 에너지 효율적인 하드웨어 구현도 제안한다. 해당 설계는 기존 설계와 비교하여 각각 면적과 임계 경로 지연(critical path delay)을 31.0% 및 28.2% 감소시킨다. 마지막으로, 고속·고밀도 동작 조건에서 신호 무결성을 더욱 향상시키기 위해 WITCH에 원활하게 통합될 수 있는 호환 가능한 동시 스위칭 출력(simultaneous switching output, SSO) 노이즈 저감 기법도 제안한다.

이 논문은 Feed-Forward Equalizer(FFE)와 Maximum Likelihood Sequence Detector(MLSD)에 기반한 PAM4 수신기 DSP 아키텍처를 제안하며, 비트 오류율(BER) 성능을 향상시키고 하드웨어 복잡도를 감소시키는 것을 목표로 한다. 두 가지 핵심 기여를 제시한다: (1) 더 나은 MLSD 성능을 위해 출력이 심볼 간 간섭(ISI) 메모리 길이 2를 갖도록 FFE를 튜닝하는 FFE 탭 계수 최적화 프레임워크, 그리고 (2) 트렐리스 단계별 분기 메트릭 계산 횟수를 제한하여 MLSD의 계산 복잡도를 줄이는 Top-K 선택 기법이다. 계수 학습은 MLSD 출력으로부터 도출한 의사 레이블(pseudo-label)을 바탕으로 least-mean-square(LMS)와 교차 엔트로피 손실을 사용하여 두 단계로 수행한다. 시뮬레이션 결과는 기존의 LMS 기반 FFE 계수 최적화에 비해 BER이 두 자릿수(orders of magnitude) 개선됨을 보여준다. 또한 MLSD 복잡도를 완화하기 위해, 사전 계산된 룩업 테이블을 사용하여 MLSD 계산에 가장 관련성 높은 K개의 분기만을 선택하는 Top-K 선택 접근법을 제안한다. 제안된 아키텍처는 28 nm CMOS 공정에서 합성하고 평가하였으며, 시연을 위해 RealDigital RFSoC4x2 FPGA 보드에도 구현하였다. 전체 메트릭 MLSD 아키텍처와 비교할 때, 제안된 저복잡도 MLSD는 BER 성능을 유지하면서 면적은 74% 감소, 전력 소비는 65% 감소를 달성한다.

이 논문은 중복 스위칭, 경합 및 출력 글리치를 제거하고 유의하게 향상된 유지 시간을 제공하는 에너지 효율적인 17T 준정적(pseudostatic) 진정한 단일 위상 클록 플립플롭을 제시한다. 14nm FinFET CMOS 공정으로 제작된 설계는 $1.22\mathrm{fJ}/$ 사이클만 소비하며, TGFF에 비해 최대 67.7%의 에너지 절감과 26.4% 더 작은 클록-투-q 지연을 보인다. 최악 조건의 최소 동작 주파수는 625 kHz로 측정되어, 저전력 및 고성능 시스템 모두에 매력적인 해결책이 된다.