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Article|
인용수 1
·2023
Accurate Layout-Dependent Effect Model in 10 nm-Class DRAM Process Using Area-Efficient Array Test Circuits
Seyoung Kim, Seung-Ho Yang, Hyein Lim, Hyein Lee, Jongwook Jeon, Jung Yun Choi, Jaeha Kim
IF 3.4 (2023) IEEE Access
초록

본 연구는 10nm급 동적 랜덤 액세스 메모리 기술을 사용하여 측정한 비단조적 레이아웃 의존 효과(LDEs)에 대한 정확한 모델을 제시한다. LDE 측정 데이터를 수집하기 위해, 개별적으로 주소 지정 가능한 240개의 트랜지스터로 구성된 테스트 모듈을 개발하였다. 제안된 테스트 모듈은 일반적인 스크라이브-라인 회로에 비해 밀도가 15배 높으면서도 면적은 0.1제곱밀리미터로 작게 차지한다. 제안된 모델은 확산 길이, 인접 얕은 트렌치 절연부까지의 횡/종 방향 이격 거리, 게이트-투-컨택트 거리와 같은 각 쌍의 기하학적 파라미터에 대한 비단조적 의존성을 정밀하게 기술하기 위해 새로운 경험적 함수를 사용한다. 또한 이 모델은 표준 회로 시뮬레이터에서 서브 회로 모델로 손쉽게 구현될 수 있으며, 코어 트랜지스터에 대해 단 두 개의 추가 튜닝 파라미터만 필요하다. 적합된 모델은 테스트 모듈로부터 얻은 측정값(총 802개의 트랜지스터)과의 일치도가 우수하며, 포화 영역에서의 드레인 전류에 대해 평균 절대 오차 0.7%, 문턱전압에 대해 4.7mV를 달성하였다.

*본 초록은 AI를 통해 원문을 번역한 내용입니다. 정확한 내용은 하기 원문에서 확인해주세요.

키워드
DramTransistorElectronic circuitDynamic random-access memoryThreshold voltageComputer scienceTrenchShallow trench isolationElectronic engineeringVoltage
타입
Article
IF / 인용수
3.4 / 1
게재 연도
2023