Time-Coding High-Speed ADC and Memory Interface Timing Correction
연구 내용
입력 전압을 펄스 폭/위상 정보로 변환하고, 타이밍 신호의 위상 오차를 보정하여 저전압 공정에서도 동작 가능한 고속 mixed-signal 변환 및 인터페이스를 구현하는 연구
입력 아날로그 정보를 타이밍 펄스로 변환해 구간 양자화와 잔차 증폭을 수행하는 time-based pipelined ADC 구조를 기반으로 연구를 수행합니다. 이후 고대역 메모리 인터페이스에서 발생하는 DQS 위상 간격 오차를 펄스 폭 검출 회로로 측정하고, aperiodic quarter-rate 신호에서도 1/4 주기 정렬이 가능하도록 위상 보정 알고리즘을 포함합니다. 두 접근 모두 증폭기 의존을 낮추고, 펄스 기반 측정 절차를 통해 회로 비이상성을 캘리브레이션 가능하게 설계하는 차별성을 보유합니다.
관련 연구 성과
관련 논문
2편
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연구 흐름
초기 연구는 입력 전압을 서로 다른 펄스 폭의 차이로 표현하는 time-based pipelined ADC 구조를 정립하고, 잔차의 부호를 펄스 폭 쌍으로 전달해 2× residue amplification을 수행하는 방향으로 진행되었습니다. 이후 타임-펄스 기반 관점이 고속 인터페이스로 확장되어, HBM3 DQS의 위상 오차를 펄스 폭 검출로 정량화하고 위상 간격을 동등화하는 quadrature error corrector로 심화되었습니다. 현재는 타이밍 신호 처리와 변환/정렬 회로를 연계한 통합 고속 mixed-signal 설계 방향을 모색하고 있습니다.
활용 가능성
활용 가능성은 알앤디써클 특화 AI 에이전트가 생성한 내용으로, 실제 연구 가능 여부는 연구실과의 논의가 필요합니다.
관련 논문
구분
제목
A Time-Based Pipelined ADC Using Integrate-and-Fire Multiplying-DAC
A Quadrature Error Corrector for Aperiodic, Quarter-rate Data Strobe Signals in HBM3 Interfaces