Process-Variation-Aware Calibration for Neuromorphic and PIM Inference
연구 내용
프로세스 변이와 레이아웃 의존 효과를 모델링하고, 아날로그 시냅스 어레이의 파라미터를 경사하강 기반 최적화로 보정하여 추론 정확도를 복원하며, 전하저장형 메모리 기반 PIM 구조로 저전력 AI를 구현하는 연구
아날로그 신경연산에서 성능을 저하시키는 프로세스 변이를 회로 수준 파라미터로 표현하고, 이를 최적화 변수로 취급해 캘리브레이션하는 접근을 수행합니다. 경사하강 기반 보정 기법을 통해 변이로 인한 정확도 저하를 원래 수준에 가깝게 복원하도록 설계합니다. 또한 10nm-class DRAM 공정에서 non-monotonic layout-dependent effects의 측정 기반 경험적 모델을 구축하여, 인접 shallow trench isolation 및 게이트-컨택 거리 등 형상 파라미터에 따른 전기특성 변화를 시뮬레이터용 서브회로로 구현합니다. 트랜지스터 전류 불일치와 Pelgrom 파라미터를 온칩에서 디지털 출력으로 추정하는 회로도 함께 확보하여 PIM 및 뉴로모픽 시스템 설계에 입력 변이 정보를 제공합니다.
관련 연구 성과
관련 논문
3편
관련 특허
0건
관련 프로젝트
5건
연구 흐름
초기에는 아날로그 시냅스 어레이에서 프로세스 변이가 추론 정확도를 저하시키는 원인을 최적화 관점으로 재구성하고, 경사하강 기반 캘리브레이션으로 정확도를 복원하는 방법을 제안했습니다. 이후 공정 레이아웃 의존 효과를 측정 모듈 기반으로 모델링하여, 변이의 형상-특성 매핑을 회로 시뮬레이션에 연결했습니다. 이후에는 relaxation oscillator 기반 디지털 출력 측정 회로로 트랜지스터 불일치와 Pelgrom 파라미터를 정량화하여, 캘리브레이션·설계 파라미터의 입력 신뢰도를 높였습니다. 최근에는 이를 PIM 및 스파이킹 신경망 코어 개발 프로젝트와 연계해 저전력 추론 시스템으로 확장하고 있습니다.
활용 가능성
활용 가능성은 알앤디써클 특화 AI 에이전트가 생성한 내용으로, 실제 연구 가능 여부는 연구실과의 논의가 필요합니다.
관련 논문
구분
제목
A Gradient-Descent Calibration Method to Mitigate Process Variations in Analog Synapse Arrays
Accurate Layout-Dependent Effect Model in 10 nm-Class DRAM Process Using Area-Efficient Array Test Circuits
An On-Chip Circuit With Digital Output for Characterizing Transistor Current Mismatch Across Multiple Bias Conditions
관련 프로젝트
구분
제목
신소자 시냅스 및 뉴런 회로 동시 구현을 통한 연결 재구성형 SNN 코어개발
신소자 시냅스 및 뉴런 회로 동시 구현을 통한 연결 재구성형 SNN 코어개발
전하저장형 메모리 기반 PIM 개발
전하저장형 메모리 기반 PIM 개발
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