본 논문은 최소한의 하드웨어 복잡도로 다중 주파수에 걸친 도플러 주파수를 시뮬레이션하도록 설계된 혁신적 보간 기반 레이더 시뮬레이션 시스템(Interpolation-based Radar Simulation System, IRSS)을 소개한다. 아날로그 레이더 시스템 시뮬레이터(Analog Radar System Simulators, ARSS) 및 디지털 레이더 시스템 시뮬레이터(Digital Radar System Simulators, DRSS)와 같은 전통적 레이더 시뮬레이션 시스템은 개별 도플러 주파수의 병렬 처리를 요구하므로 다중 주파수 시뮬레이션을 지원하는 데 어려움이 있다. 제안된 IRSS는 선형 보간(linear interpolation)과 중첩(superposition) 성질을 활용하여 하나의 보간 처리 과정으로 여러 주파수 성분을 효율적으로 처리할 수 있게 한다. IRSS 구조는 FPGA 기반 USRP를 사용하여 구현하였으며, 실험적 테스트를 통해 성능을 평가하였다. 그 결과 IRSS는 단일 및 다중 주파수 신호 모두에 대해 도플러 주파수를 정확하게 생성하였고, 이론적 예측과의 일관성을 유지하였다. 본 시스템은 다양한 표적 속도에 대한 도플러 천이를 효과적으로 시뮬레이션하면서도 하드웨어 단순성을 보존하였는데, 이는 전통적 시뮬레이터가 주파수 개수에 비례하여 더 많은 자원을 필요로 하는 것과 대비된다. 본 연구는 선형 보간을 사용하여 하드웨어 복잡도를 줄이고 레이더 시뮬레이터의 확장성을 향상시킬 수 있는 장점을 보여준다. 따라서 제안된 IRSS는 다중 주파수 기능을 요구하는 현대 레이더 시스템에 대해 비용 효율적이고 효율적인 해법을 제공하며, 자율주행차, 군사 작전, 항공과 같은 복잡한 환경에서의 응용에 적합하다.

본 논문은 Field Programmable Gate Array(FPGA) 기반의 효율적인 Ex-core 중성자 플럭스 모니터링 시스템(ENFMS)을 제시하며, 10⁻⁸ %에서 10² %에 이르는 광범위한 운전 범위에서 원자로 출력 수준을 정밀하게 측정하도록 설계되었다. 기존 아날로그 기반 ENFMS는 본질적으로 낮은 시스템 성능, 복잡한 유지보수, 환경 잡음에 대한 취약성, 그리고 칩 노후화와 관련된 문제를 겪는다. 이러한 과제를 해결하기 위해 제안된 시스템은 FPGA 기반 디지털 신호처리를 적용하였으며, 전체 운전 범위를 효과적으로 포괄하기 위해 Pulse, 평균제곱값(Mean Square Value, MSV), Current의 세 가지 최적화된 측정 모드를 구현한다. 또한 선형 보간 알고리즘은 중첩되는 모드 간에 매끄럽고 연속적인 전이를 제공한다. 더 나아가 System on Chip(SoC) 아키텍처는 모든 신호처리 기능을 단일 FPGA 칩에 통합하여 시스템 크기, 복잡성 및 전력 소모를 크게 줄인다. Xilinx Kintex UltraScale FPGA 플랫폼에서 수행한 실험 평가 결과, 500 MHz 클록 주파수에서 약 3.49 μs의 짧은 지연시간, 8.0 GB/s의 높은 데이터 처리량, 그리고 약 6.3 W의 전력 소모가 확인되었다. 또한 시스템은 전체 운전 범위에 걸쳐 RMS 오차가 0.0197 V로 낮아 측정 정확도가 우수한 것으로 나타났다. 따라서 제안된 디지털 ENFMS는 잠재적 적용성, 정확성 및 유지보수성을 크게 향상시키며, 기존의 원자력 계측 시스템뿐만 아니라 Small Modular Reactors(SMRs)와 같은 대두되는 원자로 기술에도 적합하다.

완전 동형 암호화(Fully Homomorphic Encryption, FHE)는 복호화 없이 암호화된 데이터에 대해 연산을 수행할 수 있게 하여 민감 정보에 대한 강력한 보안을 제공한다. 그러나 FHE의 계산 및 메모리 요구사항은 특히 수 이론적 변환(Number Theoretic Transform, NTT) 단계에서 중요한 도전 과제로 남아 있다. 본 논문은 이러한 과제를 해결하기 위해 세 가지 효율적인 트위들 팩터 생성기(Twiddle Factor Generators, TFGs)를 제시한다: 하프-메모리 TFG(Half-Memory TFG), 온-더-플라이 시리얼 TFG(On-the-fly Serial TFG), 온-더-플라이 병렬 TFG(On-the-fly Parallel TFG)이다. 하프-메모리 TFG는 트위들 팩터의 절반만 저장하고 나머지는 필요에 따라 계산함으로써 메모리 사용량을 감소시킨다. 온-더-플라이 시리얼 TFG는 트위들 팩터를 계산하여 메모리 요구사항을 제거하며, 온-더-플라이 병렬 TFG는 병렬 처리를 통해 연산 속도를 향상시킨다. FPGA KCU105 보드에서 구현된 이들 TFG는 하드웨어 자원 활용과 계산 효율에서 유의미한 개선을 보였다. 하프-메모리 TFG는 메모리 점유율을 효과적으로 감소시키고, 온-더-플라이 시리얼 TFG는 수용 가능한 계산 오버헤드로 메모리 사용을 제거하며, 온-더-플라이 병렬 TFG는 고처리량 응용에 대해 우수한 성능을 제공한다. 이러한 혁신은 FHE를 실제 응용에 더욱 실용적으로 만들며, 암호화된 데이터에 대한 안전하고 개인정보를 보호하는 연산을 가능하게 하는 더 넓은 목표에 기여한다.

아날로그 신호를 수신하고 이를 디지털로 변환한 후 신호 처리를 수행하는 데이터 취득 시스템은 음향, 레이더, 소나, 실내 위치 추정, 항법을 사용하는 다양한 시스템에서 활용된다. NI USRP-RIO와 같은 기존 시스템은 구축 비용이 높고, 단일 장치가 수신할 수 있는 신호의 개수는 2~4개로 제한된다. 더 많은 채널의 신호를 수신하기 위해, 수십 MSPS에서 동작하는 ADC를 사용하는 다채널 데이터 취득 시스템이 제안되었다. 그러나 이러한 시스템은 데이터 취득과 신호 처리가 서로 다른 장치에서 수행되기 때문에 추가적인 처리 시간이 필요하다. 본 논문에서는 최대 100 MSPS를 지원하는 16채널 ADC를 사용하는 다채널 데이터 취득 시스템을 제안한다. 특히 불필요한 신호 전송 시간을 줄이기 위해, 모든 공정을 단일 칩에서 수행하는 원칩 구조를 제안한다. 또한 실시간 처리를 가능하게 하기 위해 파이프라이닝 기법을 적용한 데이터 취득 시스템을 제안한다. 제안된 시스템을 검증하기 위해 TI ADS52J90과 Kintex UltraScale KCU105 평가 보드를 사용하였으며, 모든 채널을 동시에 수신하고 처리할 수 있음을 확인하였다. 아울러 신호 처리 연산의 속도와 통신 인터페이스의 속도를 조정함으로써 실시간 시스템의 구성이 가능하다. 따라서 제안된 시스템은 신호 수신과 처리를 단일 칩으로 수행함으로써 시스템 구축 비용을 절감하고, 전체 신호 처리에 필요한 시간을 줄일 수 있을 것으로 기대된다.

본 논문은 최소한의 하드웨어 복잡도로 다중 주파수에 걸친 도플러 주파수를 시뮬레이션하도록 설계된 혁신적 보간 기반 레이더 시뮬레이션 시스템(Interpolation-based Radar Simulation System, IRSS)을 소개한다. 아날로그 레이더 시스템 시뮬레이터(Analog Radar System Simulators, ARSS) 및 디지털 레이더 시스템 시뮬레이터(Digital Radar System Simulators, DRSS)와 같은 전통적 레이더 시뮬레이션 시스템은 개별 도플러 주파수의 병렬 처리를 요구하므로 다중 주파수 시뮬레이션을 지원하는 데 어려움이 있다. 제안된 IRSS는 선형 보간(linear interpolation)과 중첩(superposition) 성질을 활용하여 하나의 보간 처리 과정으로 여러 주파수 성분을 효율적으로 처리할 수 있게 한다. IRSS 구조는 FPGA 기반 USRP를 사용하여 구현하였으며, 실험적 테스트를 통해 성능을 평가하였다. 그 결과 IRSS는 단일 및 다중 주파수 신호 모두에 대해 도플러 주파수를 정확하게 생성하였고, 이론적 예측과의 일관성을 유지하였다. 본 시스템은 다양한 표적 속도에 대한 도플러 천이를 효과적으로 시뮬레이션하면서도 하드웨어 단순성을 보존하였는데, 이는 전통적 시뮬레이터가 주파수 개수에 비례하여 더 많은 자원을 필요로 하는 것과 대비된다. 본 연구는 선형 보간을 사용하여 하드웨어 복잡도를 줄이고 레이더 시뮬레이터의 확장성을 향상시킬 수 있는 장점을 보여준다. 따라서 제안된 IRSS는 다중 주파수 기능을 요구하는 현대 레이더 시스템에 대해 비용 효율적이고 효율적인 해법을 제공하며, 자율주행차, 군사 작전, 항공과 같은 복잡한 환경에서의 응용에 적합하다.

본 논문은 Field Programmable Gate Array(FPGA) 기반의 효율적인 Ex-core 중성자 플럭스 모니터링 시스템(ENFMS)을 제시하며, 10⁻⁸ %에서 10² %에 이르는 광범위한 운전 범위에서 원자로 출력 수준을 정밀하게 측정하도록 설계되었다. 기존 아날로그 기반 ENFMS는 본질적으로 낮은 시스템 성능, 복잡한 유지보수, 환경 잡음에 대한 취약성, 그리고 칩 노후화와 관련된 문제를 겪는다. 이러한 과제를 해결하기 위해 제안된 시스템은 FPGA 기반 디지털 신호처리를 적용하였으며, 전체 운전 범위를 효과적으로 포괄하기 위해 Pulse, 평균제곱값(Mean Square Value, MSV), Current의 세 가지 최적화된 측정 모드를 구현한다. 또한 선형 보간 알고리즘은 중첩되는 모드 간에 매끄럽고 연속적인 전이를 제공한다. 더 나아가 System on Chip(SoC) 아키텍처는 모든 신호처리 기능을 단일 FPGA 칩에 통합하여 시스템 크기, 복잡성 및 전력 소모를 크게 줄인다. Xilinx Kintex UltraScale FPGA 플랫폼에서 수행한 실험 평가 결과, 500 MHz 클록 주파수에서 약 3.49 μs의 짧은 지연시간, 8.0 GB/s의 높은 데이터 처리량, 그리고 약 6.3 W의 전력 소모가 확인되었다. 또한 시스템은 전체 운전 범위에 걸쳐 RMS 오차가 0.0197 V로 낮아 측정 정확도가 우수한 것으로 나타났다. 따라서 제안된 디지털 ENFMS는 잠재적 적용성, 정확성 및 유지보수성을 크게 향상시키며, 기존의 원자력 계측 시스템뿐만 아니라 Small Modular Reactors(SMRs)와 같은 대두되는 원자로 기술에도 적합하다.

완전 동형 암호화(Fully Homomorphic Encryption, FHE)는 복호화 없이 암호화된 데이터에 대해 연산을 수행할 수 있게 하여 민감 정보에 대한 강력한 보안을 제공한다. 그러나 FHE의 계산 및 메모리 요구사항은 특히 수 이론적 변환(Number Theoretic Transform, NTT) 단계에서 중요한 도전 과제로 남아 있다. 본 논문은 이러한 과제를 해결하기 위해 세 가지 효율적인 트위들 팩터 생성기(Twiddle Factor Generators, TFGs)를 제시한다: 하프-메모리 TFG(Half-Memory TFG), 온-더-플라이 시리얼 TFG(On-the-fly Serial TFG), 온-더-플라이 병렬 TFG(On-the-fly Parallel TFG)이다. 하프-메모리 TFG는 트위들 팩터의 절반만 저장하고 나머지는 필요에 따라 계산함으로써 메모리 사용량을 감소시킨다. 온-더-플라이 시리얼 TFG는 트위들 팩터를 계산하여 메모리 요구사항을 제거하며, 온-더-플라이 병렬 TFG는 병렬 처리를 통해 연산 속도를 향상시킨다. FPGA KCU105 보드에서 구현된 이들 TFG는 하드웨어 자원 활용과 계산 효율에서 유의미한 개선을 보였다. 하프-메모리 TFG는 메모리 점유율을 효과적으로 감소시키고, 온-더-플라이 시리얼 TFG는 수용 가능한 계산 오버헤드로 메모리 사용을 제거하며, 온-더-플라이 병렬 TFG는 고처리량 응용에 대해 우수한 성능을 제공한다. 이러한 혁신은 FHE를 실제 응용에 더욱 실용적으로 만들며, 암호화된 데이터에 대한 안전하고 개인정보를 보호하는 연산을 가능하게 하는 더 넓은 목표에 기여한다.

아날로그 신호를 수신하고 이를 디지털로 변환한 후 신호 처리를 수행하는 데이터 취득 시스템은 음향, 레이더, 소나, 실내 위치 추정, 항법을 사용하는 다양한 시스템에서 활용된다. NI USRP-RIO와 같은 기존 시스템은 구축 비용이 높고, 단일 장치가 수신할 수 있는 신호의 개수는 2~4개로 제한된다. 더 많은 채널의 신호를 수신하기 위해, 수십 MSPS에서 동작하는 ADC를 사용하는 다채널 데이터 취득 시스템이 제안되었다. 그러나 이러한 시스템은 데이터 취득과 신호 처리가 서로 다른 장치에서 수행되기 때문에 추가적인 처리 시간이 필요하다. 본 논문에서는 최대 100 MSPS를 지원하는 16채널 ADC를 사용하는 다채널 데이터 취득 시스템을 제안한다. 특히 불필요한 신호 전송 시간을 줄이기 위해, 모든 공정을 단일 칩에서 수행하는 원칩 구조를 제안한다. 또한 실시간 처리를 가능하게 하기 위해 파이프라이닝 기법을 적용한 데이터 취득 시스템을 제안한다. 제안된 시스템을 검증하기 위해 TI ADS52J90과 Kintex UltraScale KCU105 평가 보드를 사용하였으며, 모든 채널을 동시에 수신하고 처리할 수 있음을 확인하였다. 아울러 신호 처리 연산의 속도와 통신 인터페이스의 속도를 조정함으로써 실시간 시스템의 구성이 가능하다. 따라서 제안된 시스템은 신호 수신과 처리를 단일 칩으로 수행함으로써 시스템 구축 비용을 절감하고, 전체 신호 처리에 필요한 시간을 줄일 수 있을 것으로 기대된다.

사물인터넷(IoT) 보안에서 경량 암호(lightweight cryptography)의 사용이 증가함에 따라, 경량 암호의 공격에 대한 연구를 통해 IoT 장치에 대한 중요한 위협을 알려줄 필요가 있다. 본 글은 SRAM(synchronous random-access memory) 필드 프로그래머블 게이트 어레이(FPGA) 위에 구축된 50종 이상의 최신 경량 암호를 조사한 후, DESL, LBlock, TWINE, PRESENT, KLEIN, LED의 여섯 가지 경량 암호에 대해 성공적인 공격을 수행하는 방식을 제시한다. 우리는 먼저 FPGA 비트스트림 내에서 S-box를 탐지하고 조작하기 위한 S-box 공격의 기본 절차를 설명한 다음, 평문 또는 키 정보를 약화시키기 위해 각 경량 암호에 맞게 S-box 공격을 신중하게 맞춤화한다. 실용적 분석을 위해 50 MHz에서 동작하는 Cortex-M0 기반의 전형적인 IoT 플랫폼을 구현하고, 세 종류의 Xilinx FPGA 칩인 Spartan-6, Artix-7, Kintex Ultrascale 상에서 다양한 암호 알고리즘 및 설계 옵션을 함께 적용한다. 실험 결과에 따르면, 제안된 공격은 DESL, LBlock, TWINE에 대해 64비트 평문 전체를 성공적으로 추출한다. KLEIN과 LED의 경우 64비트 키 전체를 복구하였고, PRESENT의 경우 전체 80비트 키 중 64비트에 해당하는 키의 80%를 부분적으로 회수하였다. 본 글의 목적은 공격자에게 실행 가능한 공격 전략을 제공하는 것이 아니라, FPGA 장치에서 공격자가 경량 암호를 조작할 가능성이 있음을 인지시키는 데 있음을 강조한다.

전지구항법위성시스템(Global Navigation Satellite Systems, GNSSs)은 전 세계적으로 위치, 속도, 시간(position, velocity, time; PVT) 정보를 제공한다. GNSS 신호와 수신기 성능을 정확하게 평가하기 위해서는 현실적인 시뮬레이션 환경이 필요하며, 특히 위성 고도각에 따라 달라지는 신호 품질을 반영하는 핵심 지표인 반송파-대-잡음 밀도비(carrier-to-noise-density ratio; C/N0)에 대한 시뮬레이션이 중요하다. 본 논문은 GPS L1 C/A 신호를 대상으로, C/N0 값을 시뮬레이션하고 추정하기 위해 특별히 설계된 GNSS 테스트베드의 개발을 제시한다. 제안하는 테스트베드는 위성 고도각에 따라 신호 전력을 정확히 제어하는 위성 시뮬레이터, RF/IF 대역 변환을 위한 상향/하향 변환기(up-/down-converter), 그리고 Narrowband–Wideband Power Ratio (NWPR) 방법을 사용하여 C/N0를 추정하는 신호 수신기로 구성된다. 제안된 테스트베드의 성능은 정적, 동적, 재밍(jamming), 실신호(real-signal)의 네 가지 시나리오에서 평가되었다. 정적 시나리오에서 제안된 시스템은 고도각이 30° 이상인 위성에 대해 최대 C/N0 추정 RMSE 0.60 dB-Hz를, 30° 미만인 위성에 대해 1.63 dB-Hz를 달성하였다. 동적 시나리오에서는 해당 RMSE 값이 0.68 dB-Hz와 0.86 dB-Hz였으며, 재밍 조건에서는 각각 2.08 dB-Hz와 2.12 dB-Hz로 증가하였다. 또한 실신호 시나리오에서, 제안된 테스트베드가 추정한 C/N0 값은 동일한 라이브-스카이 신호를 처리한 상용 u-blox 수신기에서 보고된 값과 일관된 경향을 보였고, 이는 실제 GNSS 수신 조건에서의 신뢰성을 확인해 준다. 이러한 결과는 제안된 GNSS 테스트베드가 GNSS 수신기 성능 평가를 위한 신뢰할 수 있는 C/N0 시뮬레이션 및 추정을 가능하게 함을 보여준다.

SRAM 기반 FPGA(Field Programmable Logic Arrays)는 전원이 차단되면 내부 메모리가 지워지므로 외부 메모리가 필요하다. FPGA에서 전원 인가 시 외부 메모리로부터 비트스트림 형태로 회로 넷리스트를 전송하는 과정은 비트스트림 절취 및 변조와 같은 악의적 공격에 취약하다. 기존의 FPGA 역공학(reverse-engineering) 방법들은 ISE(Integrated Software Environment)로 지원되는 FPGA에 초점을 맞춰 왔다. 이는 ISE가 역공학에 필수적인 XDLRC(Xilinx Design Language Routing Configurable logic) 및 XDL(Xilinx Design language) 파일을 제공하기 때문이다. 그러나 Vivado Design Suite(Vivado)는 이러한 파일을 제공하지 않으므로, Vivado가 지원하는 FPGA에 대해 역공학의 적용 범위를 확장하는 것이 불가능하다. 본 논문에서는 Vivado를 통해 XDLRC 및 XDL을 생성하는 방법을 제안한다. 실험 결과에 따르면 Vivado를 통해 생성된 XDLRC와 XDL은 각각 Artix-7 100T에 대해 ISE에서 생성된 것과 99% 및 75% 일치하였다. 그 결과, 본 논문은 역공학의 범위를 주로 ISE에 국한되던 것에서 이제 Vivado까지 포함하도록 확장하였다. 본 논문은 역공학을 통해 비트스트림 공격을 장려하려는 것이 아니라, 악의적 공격과 관련된 위험성을 부각하고 보안의 중요성을 강조한다는 점에 유의해야 한다.

AI의 빠른 발전은 엣지 디바이스에서의 학습을 위해 효율적인 가속기를 요구하지만, 이러한 환경은 부동소수점 연산의 높은 하드웨어 비용과 관련된 문제에 자주 직면한다. 이를 해결하기 위해 block floating-point(BFP)에 영감을 받은 효율적인 부동소수점 포맷들, 예컨대 Microsoft Floating Point(MSFP)와 FlexBlock(FB) 등이 등장하고 있다. 그러나 지수(exponent)를 블록 내에서 공유하기 때문에, 블록 내부에서 더 작은 크기의 값에 대해서는 동적 범위와 정밀도가 제한된다. 이로 인해 BFP는 다양한 데이터셋으로 심층 신경망(DNN)을 학습하는 데에 제약이 따른다. 본 논문에서는 전통적인 부동소수점 포맷의 한계를 해결하기 위해 층별 산술 연산과 데이터 경로 정밀도 사이의 균형을 맞추도록, 정밀도를 체계적으로 감소시키고 하이브리드 정밀도 전략을 구현하도록 설계된 하이브리드 정밀도(HPFP) 선택 알고리즘을 제안한다. HPFP는 데이터 비트 폭을 줄임으로써 사이클당 메모리에서 더 많은 읽기/쓰기 연산을 가능하게 하여, 오프칩 데이터 접근과 온칩 메모리의 크기를 감소시킨다. BFP를 부분합 계산에 사용한 뒤 그 부분합을 32비트 부동소수점(FP32)으로 누적하는 전통적인 감정밀 포맷과 달리, HPFP는 모든 곱셈 및 누적 연산을 감정밀 부동소수점 포맷에서 수행함으로써 유의미한 하드웨어 절감 효과를 이끈다. 평가를 위해 YOLOv2-Tiny 모델을 대상으로 두 가지 학습 가속기를 개발하였고, 서로 다른 혼합 정밀도 전략을 적용한 뒤, 16비트 conventional brain floating point(Bfloat16)를 사용하는 가속기와 성능을 벤치마킹하였다. HPFP 선택은 모든 층의 데이터 경로에 10비트를 사용하고, 낮은 정밀도가 필요한 층의 산술에도 10비트를 적용하며, 더 높은 정밀도가 필요한 층에는 12비트를 적용한다. 그 결과 에너지 소비는 49.4% 감소하고 메모리 접근은 37.5% 줄어든다. 또한 Bfloat16 기반 가속기와 비교했을 때 평균 정밀도(mAP)가 0.8%만 미미하게 저하되는 것으로 달성된다. 이러한 비교는 HPFP 기반 제안 가속기가, 정확도를 희생하지 않으면서도 컴팩트하고 저전력 가속기를 설계하는 효율적인 접근이 될 수 있음을 보여준다.

본 논문은 Programmable Delay Logic(PDL) 기반 링 오실레이터(ROs)를 이용한 새로운 TRNG-PUF 구조를 제안하며, True Random Number Generators(TRNGs)와 Physical Unclonable Functions(PUFs) 모두에 대해 향상된 성능을 제공한다. 기존의 표준 RO를 활용한 선행 접근과 달리, 본 설계는 PDL을 사용하여 RO를 정밀하게 조정함으로써 TRNG를 위한 엔트로피를 효과적으로 활용하고 PUF를 위한 고유한 식별을 제공한다. 제안된 TRNG-PUF 구조는 Xilinx Artix-7 100T FPGA에서 구현 및 시험되었으며, 더 우수한 면적 효율성과 성능을 입증하였다. 하드웨어 복잡도 측면에서 다양한 설계들 중 최고 수준의 하드웨어 효율을 보였다. 특히 공유 소스가 없는 기존 구조와 비교하여, 제안된 TRNG-PUF 구조는 LUT와 플립플롭의 면적을 각각 41%와 24% 감소시켰다. 또한, 구조의 TRNG 구성요소는 NIST SP 800-22 테스트를 통해 평가되었고, 15개의 모든 테스트를 성공적으로 통과하였다. 반면, 기존의 TRNG-PUF 설계들은 부분적인 성공만을 달성하였다. 마지막으로, PUF의 성능은 햄밍 거리 측정을 통해 평가되었으며, 이는 우수한 HD_inter 값과 비교 가능한 HD_intra 값을 나타냈다. 실험 결과에 따르면, 제안된 TRNG-PUF 구조는 선행 TRNG-PUF 설계에 비해 면적 효율성뿐 아니라 TRNG 및 PUF 성능 또한 향상됨을 보여준다.