SRAM 기반 FPGA(Field Programmable Logic Arrays)는 전원이 차단되면 내부 메모리가 지워지므로 외부 메모리가 필요하다. FPGA에서 전원 인가 시 외부 메모리로부터 비트스트림 형태로 회로 넷리스트를 전송하는 과정은 비트스트림 절취 및 변조와 같은 악의적 공격에 취약하다. 기존의 FPGA 역공학(reverse-engineering) 방법들은 ISE(Integrated Software Environment)로 지원되는 FPGA에 초점을 맞춰 왔다. 이는 ISE가 역공학에 필수적인 XDLRC(Xilinx Design Language Routing Configurable logic) 및 XDL(Xilinx Design language) 파일을 제공하기 때문이다. 그러나 Vivado Design Suite(Vivado)는 이러한 파일을 제공하지 않으므로, Vivado가 지원하는 FPGA에 대해 역공학의 적용 범위를 확장하는 것이 불가능하다. 본 논문에서는 Vivado를 통해 XDLRC 및 XDL을 생성하는 방법을 제안한다. 실험 결과에 따르면 Vivado를 통해 생성된 XDLRC와 XDL은 각각 Artix-7 100T에 대해 ISE에서 생성된 것과 99% 및 75% 일치하였다. 그 결과, 본 논문은 역공학의 범위를 주로 ISE에 국한되던 것에서 이제 Vivado까지 포함하도록 확장하였다. 본 논문은 역공학을 통해 비트스트림 공격을 장려하려는 것이 아니라, 악의적 공격과 관련된 위험성을 부각하고 보안의 중요성을 강조한다는 점에 유의해야 한다.

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