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유호영 연구실
충남대학교 전자공학과
유호영 교수
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유호영 연구실

충남대학교 전자공학과 유호영 교수

본 연구실은 전자공학과 VLSI 설계를 기반으로 디지털 회로, 오류정정 부호, FPGA 아키텍처, 하드웨어 보안, 고속 신호처리 시스템을 폭넓게 연구하며, 메모리·통신·암호·계측·항법·원자력 응용 분야에서 저전력·고속·고신뢰 반도체 및 FPGA 기반 구현 기술을 개발하는 데 강점을 가진다.

대표 연구 분야
연구 영역 전체보기
VLSI 기반 디지털 회로 및 오류정정 부호 설계 thumbnail
VLSI 기반 디지털 회로 및 오류정정 부호 설계
연구 성과 추이
표시된 성과는 수집된 데이터 기준으로 산출되며, 일부 차이가 있을 수 있습니다.

5개년 연도별 논문 게재 수

35총합

5개년 연도별 피인용 수

104총합
주요 논문
3
논문 전체보기
1
article
|
인용수 0
·
2025
Efficient Doppler Frequency Simulator for Multifrequency
S. Y. Yoon, Kyoung-Ju Ku, Hoyoung Yoo
IEEE Transactions on Instrumentation and Measurement
This paper introduces an innovative Interpolation-based Radar Simulation System (IRSS) designed to simulate Doppler frequencies across multiple frequencies with minimal hardware complexity. Traditional radar simulation systems, such as Analog Radar System Simulators (ARSS) and Digital Radar System Simulators (DRSS), face challenges when supporting multi-frequency simulations due to the need for parallel processing of individual Doppler frequencies. The proposed IRSS exploits linear interpolation and superposition property, enabling a single interpolation process to handle multiple frequency components efficiently. The IRSS structure was implemented using an FPGA-based USRP, and its performance was evaluated through experim-ental testing. The results demonstrated that the IRSS accurately generated Doppler frequencies for both single and multi-frequency signals, maintaining consistency with theoretical predictions. The system effectively simulated Doppler shifts for various target speeds while preserving hardware simplicity, unlike traditional simulators that require increased resources proportional to the number of frequencies. This research highlights the advantages of using linear interpolation to reduce hardware complexity and improve scalability in radar simulators. Consequently, the proposed IRSS provides a cost-effective and efficient solution for modern radar systems that demand multi-frequency capabilities, making it well-suited for applications in complex environments such as autonomous vehicles, military operations, and aviation.
https://doi.org/10.1109/tim.2025.3606061
Doppler effect
Doppler frequency
Computer science
Simulation
Electronic engineering
Acoustics
Engineering
Physics
2
article
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인용수 0
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2025
FPGA-Based Digital Architecture for Ex-Core Neutron Flux Monitoring in Nuclear Reactors
Heehun Yang, Yujin Eom, Geon Shin, Seonho Choi, Hoyoung Yoo
IEEE Transactions on Instrumentation and Measurement
This paper presents the efficient digital Ex-core Neutron Flux Monitoring System (ENFMS) based on Field Programmable Gate Array (FPGA), designed to precisely measure reactor power levels across a wide operational range from 10<sup xmlns:mml="http://www.w3.org/1998/Math/MathML" xmlns:xlink="http://www.w3.org/1999/xlink">−8</sup> % to 10<sup xmlns:mml="http://www.w3.org/1998/Math/MathML" xmlns:xlink="http://www.w3.org/1999/xlink">2</sup> %. Conventional analog based ENFMS inherently suffers from low system performance, complex maintenance, susceptibility to environmental noise, and issues related to chip obsolescence. To address these challenges, the proposed system employs FPGA based digital signal processing, implementing three optimized measurement modes, namely Pulse, Mean Square Value (MSV), and Current, to effectively cover the entire operational range. A linear interpolation algorithm also provides smooth and continuous transitions between overlapping modes. Furthermore, the System on Chip (SoC) architecture integrates all signal processing functions onto a single FPGA chip, significantly reducing system size, complexity, and power consumption. Experimental evaluations performed on a Xilinx Kintex UltraScale FPGA platform demonstrated a short latency of approximately 3.49 μs at a 500 MHz clock frequency, high data throughput of 8.0 GB/s, and power consumption of about 6.3 W. Moreover, the system exhibited excellent measurement accuracy with a low RMS error of 0.0197 V throughout the entire operational range. Consequently, the proposed digital ENFMS significantly improves potential applicability, accuracy, and maintainability, making it well suited not only for existing nuclear instrumentation systems but also for emerging reactor technologies such as Small Modular Reactors (SMRs).
https://doi.org/10.1109/tim.2025.3629880
Field-programmable gate array
Gate array
Modular design
Instrumentation (computer programming)
System on a chip
Throughput
Chip
Neutron
Interpolation (computer graphics)
Signal processing
3
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인용수 7
·
2022
S-Box Attack Using FPGA Reverse Engineering for Lightweight Cryptography
Nari Im, Soyeon Choi, Hoyoung Yoo
IF 10.6 (2022)
IEEE Internet of Things Journal
Since the use of lightweight cryptography for Internet of Things (IoT) security increases, it is necessary to inform significant threats to IoT devices through research on the attacks of lightweight cryptography. This article demonstrates successful attacks on six lightweight cryptographies: DESL, LBlock, TWINE, PRESENT, KLEIN, and LED, after investigating over 50 modern lightweight cryptographies built on SRAM field-programmable gate arrays (FPGAs). We first describe the fundamental procedure of an S-box attack to detect and manipulate S-box within the FPGA bitstream and then carefully customize the S-box attacks for each lightweight cryptography in order to weaken plaintext or key information. For practical analysis, a typical IoT platform based on Cortex-M0 operating at 50 MHz is implemented along with a variety of cryptography algorithms and design options on three Xilinx FPGA chips: Spartan-6, Artix-7, and Kintex Ultrascale. According to experimental results, the proposed attack successfully extracts the full 64-bit plaintext for DESL, LBlock, and TWINE. For KLEIN and LED, the full 64-bit keys are recovered, and for PRESENT, 80% of the 64-bit keys out of the total 80-bit keys are partially retrieved. We emphasize that the purpose of this article is not to provide attackers with a feasible attack strategy, but rather to raise awareness about the possibility of an attacker manipulating the lightweight cryptography on FPGA devices.
https://doi.org/10.1109/jiot.2022.3195733
Computer science
Field-programmable gate array
Cryptography
Plaintext
Embedded system
Block cipher
Symmetric-key algorithm
Bitstream
Encryption
Power analysis
최신 정부 과제
7
과제 전체보기
1
2022년 3월-2028년 12월
|2,814,000,000
PIM 반도체 설계연구센터
Processing-in-memory (PIM) 기술에 특화된 반도체 설계연구센터를 통해 기존의 파편화된 PIM 연구들을 통합하여 효율적, 체계적으로 연구개발을 조율, 지원하고 최첨단 PIM 기술 및 전문 PIM 인력을 확보하여 우리나라의 PIM산업이 세계 최고의 경쟁력을 갖도록 함.본 PIM 반도체 설계센터의 주요 기능은 아래와 같다.- 국내외 PIM I...
프로세싱 인 메모리
인공지능 반도체
설계기술 표준화
설계기술 지원
전문 연구 인력 양성
2
주관|
2022년 3월-2028년 12월
|3,473,000,000
PIM 반도체 설계연구센터
PIM 반도체 설계연구센터의 1차년도 주요 개발 내용은 아래와 같으며, 3가지 부서의 역할을 각각 나누어 기술한다. [PIM 기술개발부] o 국내/외의 파편화된 PIM IP를 모은 PIM-IPX 구축 및 관리 - 기존에 대학과 연구소, 기업에서 개발된 PIM IP를 수집하여 PIM-IPX 구축 - 수집된 IP를 메모리 유닛 셀 종류, 구현 공정 및 연산 방식 등에 따른 분류 및 관리 o 연구 인력이 자유롭게 사용할 수 있는 국제적 개방형 PIM-HUB 구축 - IITP PIM 관련 과제 수행기관에서 접근 가능한 개방형 PIM IP 허브를 구축 - PIM IP 개발 과제에 수행 시 기존 IP를 활용하여 개발에 필요한 시간과 비용을 감축시켜 기존 IP에서 점진적 연구개발을 할 수 있는 연구 생태계 조성 - “싸고 쉽게 PIM IP 하드웨어 개발”이 PIM IP 허브를 통해 가능해짐 o 자체개발 PIM IP인 PMIC, PLL, ADC 개발을 위한 모델링, 프로토타입 개발 o 자체개발 하드웨어 플랫폼을 위한 라이브러리, 인터페이스 개발 o 자체개발 소프트웨어 플랫폼을 위한 드라이버, 벤치마크 개발 [PIM 기술지원부] o PIM 반도체 협력 체계 Special Interset Group (SIG) 구축 - 연구자 중심으로 IP, EDA, Design house, Cloud, Value 등 분야의 SIG 모집 (이 중 PIM 설계를 위한 ARM 사의 IP들은 이미 확보 완료) o PIM 반도체 웹서비스 `KPIM` 시행 프로세스 확립 - 공유 웹서비스를 통해 지원할 수 있는 사항들에 대해 대기업 (삼성, 하이닉스) 및 Design house, EDA 기관과 협력 논의 진행 - 연간 계획 취합 및 운영계획 공지, IP 및 EDA 툴 신청, 계정 및 권한 승인, 디자인, 디자인 리뷰 등 웹서비스 시행을 위한 일련의 프로세스 확립 [PIM 인력양성부] o 교과 과정 개발 - PIM 반도체 설계의 기본기가 되는 세부 전공 지식을 바탕으로 ‘이론’ 교과 내용 선별 - 현존하는 PIM 반도체 기술을 바탕으로 핵심 설계 아이디어를 종합·분석하여 제공하는 ‘기술’ 교과 내용 구성 - PIM 반도체 설계의 전체 프로세스를 단계별로 나누어 구체적인 설계 방법을 제시한 ‘설계’ 교과 내용 구성 - 실질적인 설계에 필요한 소프트웨어 및 하드웨어 Tool을 활용한 PIM을 직접 디자인하는 ‘실습’ 교과 내용 구성 - 국내외 산·학·연 전문가를 초빙하여 각 커리큘럼의 강의 배정 및 개발 o 강좌를 위한 플랫폼 구축 - PIM 반도체 교육 프로그램의 전용 교재 개발 - 온라인 교육을 위한 전용 e-book tool 개발
설계기술 지원
설계기술 표준화
인공지능 반도체
전문 연구 인력 양성
프로세싱 인 메모리
3
주관|
2022년 3월-2028년 12월
|2,814,000,000
PIM 반도체 설계연구센터
PIM 반도체 설계연구센터의 2차년도 3가지 부서의 주요 개발 내용은 아래와 같습니다. [PIM 기술개발부] o PIM SoC 개발에 주요한 PIM IP 수집 및 가이드라인 구축 - 수집한 PIM IP 분석 및 가이드라인 도출 - 수집 PIM IP 검증 및 분류 절차 구축 o 간단한 측정 및 검증이 가능한 PIM 하드웨어 보드 제작 - IITP PIM 관련 과제 내 PIM IP를 기준으로 요구사항 정리 - 요구사항을 바탕으로 표준 통신, 입력 포트, 기타 모듈 등을 반영한 PIM 하드웨어 보드 제작 o 다양한 PIM IP에 지원 가능하도록 성능 향상 o PIM 하드웨어 측정 프로그램 제작 - IITP 타 과제에서 개발한 PIM IP 호환가능한 조건 정리 - 회로부터 시스템 전 수준에 걸쳐 조건 정리 및 분석 - CNN, FC layer 네트워크에 대한 측정을 고려 - 하드웨어 보드에 최적화하여 정확도 및 속도 향상 o PIM IP 칩 제작 및 PIM HW/SW 플랫폼 - PIM IP(LDO, PLL, ADC) 최적화 설계 및 프로토타입 chip 구현 - FPGA Evaluation 보드를 활용한 보드 레벨의 레퍼런스 PIM HW 플랫폼 설계 - PIM IP 제어를 위한 드라이버 개발 [PIM 기술지원부] o PIM-HUB 기반 구축 - IP DB의 사용이 용이하도록 카테고리와 및 검색 기능 도입 등으로 사용자 친화적인 시스템 구축 o SIG 인프라 기반 구축 - 반도체 설계 및 제작에 주요한 분야별 기업(IP, EDA, Design house, Cloud 등)으로 SIG 인프라 기반 마련 o 메모리공정사 협력 구축 - PIM 반도체 설계 연구자에게 기술 및 공정 지원을 위한 협력 발판 마련 - 메모리공정사에서 지원가능한 PIM 관련 지원 항목을 도출하고 문서화하여 지원 절차 구축 o K-PIM 웹서비스 시행을 위한 항목 및 절차 확립 - SIG 협력을 통해 실제적인 지원을 위한 항목을 구체화 - 설계 PIM IP와 필요 EDA Tool을 목록화하고 협력 방안 수립 - 추가 지원에 대한 협상 방안 및 지원이 어려운 경우에 대한 대책 방안 마련 [PIM 인력양성부] o 초급단기교육프로그램 기획 및 운영 - PIM 입문자를 대상으로 정기적으로 운영가능한 초급 단기교육프로그램 기획 - 전국 대학교 학생들을 대상으로 정기 및 장기적 운영이 가능한 초급단기교육 프로그램 진행 o 교과과정 개발 - 선행한 교육 프로그램을 바탕으로 교과내용 체계화 진행 o 강좌 플랫폼 구축 - PIM 반도체 관련 교육 강좌를 업로드하고 공유 가능한 유튜브 채널 오픈 - 정기 및 단기 강좌에 따른
설계기술 지원
설계기술 표준화
인공지능 반도체
전문 연구 인력 양성
프로세싱 인 메모리
최신 특허
특허 전체보기
상태출원연도과제명출원번호상세정보
등록2020긴 폴라 코드를 위한 면적-효율적인 부분 병렬 폴라 코드 부호기 및 그 구현 방법1020200043589
등록2019면적-효율적인 내결함성을 갖는 선형 피드백 시프트 레지스터와 이를 이용한 오류 검출 방법1020190161422
등록2019다중분산형 센서노드시스템을 적용하는 태양광 발전 시스템 및 관리방법1020190054397
전체 특허

긴 폴라 코드를 위한 면적-효율적인 부분 병렬 폴라 코드 부호기 및 그 구현 방법

상태
등록
출원연도
2020
출원번호
1020200043589

면적-효율적인 내결함성을 갖는 선형 피드백 시프트 레지스터와 이를 이용한 오류 검출 방법

상태
등록
출원연도
2019
출원번호
1020190161422

다중분산형 센서노드시스템을 적용하는 태양광 발전 시스템 및 관리방법

상태
등록
출원연도
2019
출원번호
1020190054397

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