유호영 연구실
충남대학교 전자공학과
유호영 교수
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유호영 연구실
충남대학교 전자공학과 유호영 교수
유호영 연구실은 FPGA 기반 디지털 회로 설계와 신호처리 아키텍처를 중심으로 실시간 데이터획득과 계측 시스템을 구현합니다. 다채널 ADC 데이터를 단일 FPGA SoC에서 파이프라이닝으로 처리하고, 선형 보간과 다중 모드 구성을 통해 도플러 시뮬레이션 및 원자로 외부중성자 플럭스 측정 성능을 개선합니다. 또한 RISC-V ISA 레벨에서 처리 인 메모리(PIM) 명령을 설계하여 저사양 IoT 환경에서 전력과 처리 속도를 함께 최적화합니다. 암호 영역에서는 TRNG-PUF, 경량 암호 S-박스 취약성 분석, Vivado 기반 비트스트림 역공학 확장, FHE 연산용 NTT와 Twiddle Factor Generator를 포함한 하드웨어 효율 설계를 수행합니다.
FPGA SoC실시간 데이터획득PIMRISC-V ISANTT
대표 연구 분야
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FPGA 기반 실시간 다채널 계측 및 신호처리
FPGA-Based Real-Time Multi-Channel Instrumentation and Signal Processing
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FPGA 기반 실시간 다채널 계측 및 신호처리
FPGA-Based Real-Time Multi-Channel Instrumentation and Signal Processing
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FPGA 기반 암호 하드웨어 보안 및 역공학 대응
FPGA-Based Cryptographic Hardware Security and Reverse-Engineering Countermeasures
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ISA 및 하드웨어 최적화 기반 저사양 데이터 처리와 오류정정
Low-Spec Data Processing and Error-Correction Hardware Optimization via ISA and Architecture Co-Desi
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연구 성과 추이
표시된 성과는 수집된 데이터 기준으로 산출되며, 일부 차이가 있을 수 있습니다.
주요 논문
5
논문 전체보기
1
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2025Efficient Doppler Frequency Simulator for Multifrequency
Sukjae Yoon, Kyoung-Ju Ku, Hoyoung Yoo
IF 5.9 (2025)
IEEE Transactions on Instrumentation and Measurement
본 논문은 최소한의 하드웨어 복잡도로 다중 주파수에 걸친 도플러 주파수를 시뮬레이션하도록 설계된 혁신적 보간 기반 레이더 시뮬레이션 시스템(Interpolation-based Radar Simulation System, IRSS)을 소개한다. 아날로그 레이더 시스템 시뮬레이터(Analog Radar System Simulators, ARSS) 및 디지털 레이더 시스템 시뮬레이터(Digital Radar System Simulators, DRSS)와 같은 전통적 레이더 시뮬레이션 시스템은 개별 도플러 주파수의 병렬 처리를 요구하므로 다중 주파수 시뮬레이션을 지원하는 데 어려움이 있다. 제안된 IRSS는 선형 보간(linear interpolation)과 중첩(superposition) 성질을 활용하여 하나의 보간 처리 과정으로 여러 주파수 성분을 효율적으로 처리할 수 있게 한다. IRSS 구조는 FPGA 기반 USRP를 사용하여 구현하였으며, 실험적 테스트를 통해 성능을 평가하였다. 그 결과 IRSS는 단일 및 다중 주파수 신호 모두에 대해 도플러 주파수를 정확하게 생성하였고, 이론적 예측과의 일관성을 유지하였다. 본 시스템은 다양한 표적 속도에 대한 도플러 천이를 효과적으로 시뮬레이션하면서도 하드웨어 단순성을 보존하였는데, 이는 전통적 시뮬레이터가 주파수 개수에 비례하여 더 많은 자원을 필요로 하는 것과 대비된다. 본 연구는 선형 보간을 사용하여 하드웨어 복잡도를 줄이고 레이더 시뮬레이터의 확장성을 향상시킬 수 있는 장점을 보여준다. 따라서 제안된 IRSS는 다중 주파수 기능을 요구하는 현대 레이더 시스템에 대해 비용 효율적이고 효율적인 해법을 제공하며, 자율주행차, 군사 작전, 항공과 같은 복잡한 환경에서의 응용에 적합하다.
https://doi.org/10.1109/tim.2025.3606061
Doppler effect
Doppler frequency
Computer science
Simulation
Electronic engineering
Acoustics
Engineering
Physics
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2025FPGA-Based Digital Architecture for Ex-Core Neutron Flux Monitoring in Nuclear Reactors
Heehun Yang, Yujin Eom, Geon Shin, Seonho Choi, Hoyoung Yoo
IF 5.9 (2025)
IEEE Transactions on Instrumentation and Measurement
본 논문은 Field Programmable Gate Array(FPGA) 기반의 효율적인 Ex-core 중성자 플럭스 모니터링 시스템(ENFMS)을 제시하며, 10−8 %에서 102 %에 이르는 광범위한 운전 범위에서 원자로 출력 수준을 정밀하게 측정하도록 설계되었다. 기존 아날로그 기반 ENFMS는 본질적으로 낮은 시스템 성능, 복잡한 유지보수, 환경 잡음에 대한 취약성, 그리고 칩 노후화와 관련된 문제를 겪는다. 이러한 과제를 해결하기 위해 제안된 시스템은 FPGA 기반 디지털 신호처리를 적용하였으며, 전체 운전 범위를 효과적으로 포괄하기 위해 Pulse, 평균제곱값(Mean Square Value, MSV), Current의 세 가지 최적화된 측정 모드를 구현한다. 또한 선형 보간 알고리즘은 중첩되는 모드 간에 매끄럽고 연속적인 전이를 제공한다. 더 나아가 System on Chip(SoC) 아키텍처는 모든 신호처리 기능을 단일 FPGA 칩에 통합하여 시스템 크기, 복잡성 및 전력 소모를 크게 줄인다. Xilinx Kintex UltraScale FPGA 플랫폼에서 수행한 실험 평가 결과, 500 MHz 클록 주파수에서 약 3.49 μs의 짧은 지연시간, 8.0 GB/s의 높은 데이터 처리량, 그리고 약 6.3 W의 전력 소모가 확인되었다. 또한 시스템은 전체 운전 범위에 걸쳐 RMS 오차가 0.0197 V로 낮아 측정 정확도가 우수한 것으로 나타났다. 따라서 제안된 디지털 ENFMS는 잠재적 적용성, 정확성 및 유지보수성을 크게 향상시키며, 기존의 원자력 계측 시스템뿐만 아니라 Small Modular Reactors(SMRs)와 같은 대두되는 원자로 기술에도 적합하다.
https://doi.org/10.1109/tim.2025.3629880
Field-programmable gate array
Gate array
Modular design
Instrumentation (computer programming)
System on a chip
Throughput
Chip
Neutron
Interpolation (computer graphics)
Signal processing
3
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2024Efficient Twiddle Factor Generators for NTT
Nari Im, Heehun Yang, Yujin Eom, Seong-Cheon Park, Hoyoung Yoo
IF 2.6 (2024)
Electronics
완전 동형 암호화(Fully Homomorphic Encryption, FHE)는 복호화 없이 암호화된 데이터에 대해 연산을 수행할 수 있게 하여 민감 정보에 대한 강력한 보안을 제공한다. 그러나 FHE의 계산 및 메모리 요구사항은 특히 수 이론적 변환(Number Theoretic Transform, NTT) 단계에서 중요한 도전 과제로 남아 있다. 본 논문은 이러한 과제를 해결하기 위해 세 가지 효율적인 트위들 팩터 생성기(Twiddle Factor Generators, TFGs)를 제시한다: 하프-메모리 TFG(Half-Memory TFG), 온-더-플라이 시리얼 TFG(On-the-fly Serial TFG), 온-더-플라이 병렬 TFG(On-the-fly Parallel TFG)이다. 하프-메모리 TFG는 트위들 팩터의 절반만 저장하고 나머지는 필요에 따라 계산함으로써 메모리 사용량을 감소시킨다. 온-더-플라이 시리얼 TFG는 트위들 팩터를 계산하여 메모리 요구사항을 제거하며, 온-더-플라이 병렬 TFG는 병렬 처리를 통해 연산 속도를 향상시킨다. FPGA KCU105 보드에서 구현된 이들 TFG는 하드웨어 자원 활용과 계산 효율에서 유의미한 개선을 보였다. 하프-메모리 TFG는 메모리 점유율을 효과적으로 감소시키고, 온-더-플라이 시리얼 TFG는 수용 가능한 계산 오버헤드로 메모리 사용을 제거하며, 온-더-플라이 병렬 TFG는 고처리량 응용에 대해 우수한 성능을 제공한다. 이러한 혁신은 FHE를 실제 응용에 더욱 실용적으로 만들며, 암호화된 데이터에 대한 안전하고 개인정보를 보호하는 연산을 가능하게 하는 더 넓은 목표에 기여한다.
https://doi.org/10.3390/electronics13163128
Twiddle factor
Computer science
Factor (programming language)
Parallel computing
Mathematics
Programming language
최신 정부 과제
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과제 전체보기
1
2022년 3월-2028년 12월
|2,814,000,000원PIM 반도체 설계연구센터
Processing-in-memory (PIM) 기술에 특화된 반도체 설계연구센터를 통해 기존의 파편화된 PIM 연구들을 통합하여 효율적, 체계적으로 연구개발을 조율, 지원하고 최첨단 PIM 기술 및 전문 PIM 인력을 확보하여 우리나라의 PIM산업이 세계 최고의 경쟁력을 갖도록 함.본 PIM 반도체 설계센터의 주요 기능은 아래와 같다.- 국내외 PIM I...
프로세싱 인 메모리
인공지능 반도체
설계기술 표준화
설계기술 지원
전문 연구 인력 양성
2
주관|
2022년 3월-2028년 12월
|3,473,000,000원PIM 반도체 설계연구센터
PIM 반도체 설계연구센터의 1차년도 주요 개발 내용은 아래와 같으며, 3가지 부서의 역할을 각각 나누어 기술한다.
[PIM 기술개발부]
o 국내/외의 파편화된 PIM IP를 모은 PIM-IPX 구축 및 관리
- 기존에 대학과 연구소, 기업에서 개발된 PIM IP를 수집하여 PIM-IPX 구축
- 수집된 IP를 메모리 유닛 셀 종류, 구현 공정 및 연산 방식 등에 따른 분류 및 관리
o 연구 인력이 자유롭게 사용할 수 있는 국제적 개방형 PIM-HUB 구축
- IITP PIM 관련 과제 수행기관에서 접근 가능한 개방형 PIM IP 허브를 구축
- PIM IP 개발 과제에 수행 시 기존 IP를 활용하여 개발에 필요한 시간과 비용을 감축시켜 기존 IP에서 점진적 연구개발을 할 수 있는 연구 생태계 조성
- “싸고 쉽게 PIM IP 하드웨어 개발”이 PIM IP 허브를 통해 가능해짐
o 자체개발 PIM IP인 PMIC, PLL, ADC 개발을 위한 모델링, 프로토타입 개발
o 자체개발 하드웨어 플랫폼을 위한 라이브러리, 인터페이스 개발
o 자체개발 소프트웨어 플랫폼을 위한 드라이버, 벤치마크 개발
[PIM 기술지원부]
o PIM 반도체 협력 체계 Special Interset Group (SIG) 구축
- 연구자 중심으로 IP, EDA, Design house, Cloud, Value 등 분야의 SIG 모집 (이 중 PIM 설계를 위한 ARM 사의 IP들은 이미 확보 완료)
o PIM 반도체 웹서비스 `KPIM` 시행 프로세스 확립
- 공유 웹서비스를 통해 지원할 수 있는 사항들에 대해 대기업 (삼성, 하이닉스) 및 Design house, EDA 기관과 협력 논의 진행
- 연간 계획 취합 및 운영계획 공지, IP 및 EDA 툴 신청, 계정 및 권한 승인, 디자인, 디자인 리뷰 등 웹서비스 시행을 위한 일련의 프로세스 확립
[PIM 인력양성부]
o 교과 과정 개발
- PIM 반도체 설계의 기본기가 되는 세부 전공 지식을 바탕으로 ‘이론’ 교과 내용 선별
- 현존하는 PIM 반도체 기술을 바탕으로 핵심 설계 아이디어를 종합·분석하여 제공하는 ‘기술’ 교과 내용 구성
- PIM 반도체 설계의 전체 프로세스를 단계별로 나누어 구체적인 설계 방법을 제시한 ‘설계’ 교과 내용 구성
- 실질적인 설계에 필요한 소프트웨어 및 하드웨어 Tool을 활용한 PIM을 직접 디자인하는 ‘실습’ 교과 내용 구성
- 국내외 산·학·연 전문가를 초빙하여 각 커리큘럼의 강의 배정 및 개발
o 강좌를 위한 플랫폼 구축
- PIM 반도체 교육 프로그램의 전용 교재 개발
- 온라인 교육을 위한 전용 e-book tool 개발
설계기술 지원
설계기술 표준화
인공지능 반도체
전문 연구 인력 양성
프로세싱 인 메모리
3
주관|
2022년 3월-2028년 12월
|2,814,000,000원PIM 반도체 설계연구센터
PIM 반도체 설계연구센터의 2차년도 3가지 부서의 주요 개발 내용은 아래와 같습니다.
[PIM 기술개발부]
o PIM SoC 개발에 주요한 PIM IP 수집 및 가이드라인 구축
- 수집한 PIM IP 분석 및 가이드라인 도출
- 수집 PIM IP 검증 및 분류 절차 구축
o 간단한 측정 및 검증이 가능한 PIM 하드웨어 보드 제작
- IITP PIM 관련 과제 내 PIM IP를 기준으로 요구사항 정리
- 요구사항을 바탕으로 표준 통신, 입력 포트, 기타 모듈 등을 반영한 PIM 하드웨어 보드 제작
o 다양한 PIM IP에 지원 가능하도록 성능 향상
o PIM 하드웨어 측정 프로그램 제작
- IITP 타 과제에서 개발한 PIM IP 호환가능한 조건 정리
- 회로부터 시스템 전 수준에 걸쳐 조건 정리 및 분석
- CNN, FC layer 네트워크에 대한 측정을 고려
- 하드웨어 보드에 최적화하여 정확도 및 속도 향상
o PIM IP 칩 제작 및 PIM HW/SW 플랫폼
- PIM IP(LDO, PLL, ADC) 최적화 설계 및 프로토타입 chip 구현
- FPGA Evaluation 보드를 활용한 보드 레벨의 레퍼런스 PIM HW 플랫폼 설계
- PIM IP 제어를 위한 드라이버 개발
[PIM 기술지원부]
o PIM-HUB 기반 구축
- IP DB의 사용이 용이하도록 카테고리와 및 검색 기능 도입 등으로 사용자 친화적인 시스템 구축
o SIG 인프라 기반 구축
- 반도체 설계 및 제작에 주요한 분야별 기업(IP, EDA, Design house, Cloud 등)으로 SIG 인프라 기반 마련
o 메모리공정사 협력 구축
- PIM 반도체 설계 연구자에게 기술 및 공정 지원을 위한 협력 발판 마련
- 메모리공정사에서 지원가능한 PIM 관련 지원 항목을 도출하고 문서화하여 지원 절차 구축
o K-PIM 웹서비스 시행을 위한 항목 및 절차 확립
- SIG 협력을 통해 실제적인 지원을 위한 항목을 구체화
- 설계 PIM IP와 필요 EDA Tool을 목록화하고 협력 방안 수립
- 추가 지원에 대한 협상 방안 및 지원이 어려운 경우에 대한 대책 방안 마련
[PIM 인력양성부]
o 초급단기교육프로그램 기획 및 운영
- PIM 입문자를 대상으로 정기적으로 운영가능한 초급 단기교육프로그램 기획
- 전국 대학교 학생들을 대상으로 정기 및 장기적 운영이 가능한 초급단기교육 프로그램 진행
o 교과과정 개발
- 선행한 교육 프로그램을 바탕으로 교과내용 체계화 진행
o 강좌 플랫폼 구축
- PIM 반도체 관련 교육 강좌를 업로드하고 공유 가능한 유튜브 채널 오픈
- 정기 및 단기 강좌에 따른
설계기술 지원
설계기술 표준화
인공지능 반도체
전문 연구 인력 양성
프로세싱 인 메모리
최신 특허
특허 전체보기
전체 특허
긴 폴라 코드를 위한 면적-효율적인 부분 병렬 폴라 코드 부호기 및 그 구현 방법
상태
등록출원연도
2020출원번호
1020200043589면적-효율적인 내결함성을 갖는 선형 피드백 시프트 레지스터와 이를 이용한 오류 검출 방법
상태
등록출원연도
2019출원번호
1020190161422다중분산형 센서노드시스템을 적용하는 태양광 발전 시스템 및 관리방법
상태
등록출원연도
2019출원번호
1020190054397