본 논문은 Programmable Delay Logic(PDL) 기반 링 오실레이터(ROs)를 이용한 새로운 TRNG-PUF 구조를 제안하며, True Random Number Generators(TRNGs)와 Physical Unclonable Functions(PUFs) 모두에 대해 향상된 성능을 제공한다. 기존의 표준 RO를 활용한 선행 접근과 달리, 본 설계는 PDL을 사용하여 RO를 정밀하게 조정함으로써 TRNG를 위한 엔트로피를 효과적으로 활용하고 PUF를 위한 고유한 식별을 제공한다. 제안된 TRNG-PUF 구조는 Xilinx Artix-7 100T FPGA에서 구현 및 시험되었으며, 더 우수한 면적 효율성과 성능을 입증하였다. 하드웨어 복잡도 측면에서 다양한 설계들 중 최고 수준의 하드웨어 효율을 보였다. 특히 공유 소스가 없는 기존 구조와 비교하여, 제안된 TRNG-PUF 구조는 LUT와 플립플롭의 면적을 각각 41%와 24% 감소시켰다. 또한, 구조의 TRNG 구성요소는 NIST SP 800-22 테스트를 통해 평가되었고, 15개의 모든 테스트를 성공적으로 통과하였다. 반면, 기존의 TRNG-PUF 설계들은 부분적인 성공만을 달성하였다. 마지막으로, PUF의 성능은 햄밍 거리 측정을 통해 평가되었으며, 이는 우수한 HDinter 값과 비교 가능한 HDintra 값을 나타냈다. 실험 결과에 따르면, 제안된 TRNG-PUF 구조는 선행 TRNG-PUF 설계에 비해 면적 효율성뿐 아니라 TRNG 및 PUF 성능 또한 향상됨을 보여준다.
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