FPGA 기반 암호 하드웨어 보안 및 역공학 대응

FPGA-Based Cryptographic Hardware Security and Reverse-Engineering Countermeasures

연구 내용

FPGA에서 TRNG-PUF, 경량 암호의 S-박스 취약성 분석, Vivado 기반 비트스트림 역공학 확장, FHE용 NTT 트위들 생성 최적화를 통해 보안과 연산 효율을 동시에 다루는 연구

SRAM 기반 FPGA에서 보안 성능을 좌우하는 난수 생성과 PUF 구현을 향상시키기 위해, Programmable Delay Logic 기반 링 오실레이터 구조로 TRNG와 PUF를 통합하는 설계를 수행합니다. 공유 소스를 활용하면서도 엔트로피 추출 효율을 조절하도록 PDL 기반 지연 로직을 적용하고, TRNG 성능 검증과 PUF의 해밍거리 특성을 함께 평가합니다. 동시에 경량 암호 구현에서 FPGA 비트스트림을 대상으로 S-박스 취약성의 탐지·조작 절차를 정리하고, Vivado 환경에서도 역공학 입력에 필요한 XDLRC와 XDL을 생성해 분석 범위를 확장합니다. 또한 FHE 연산의 병목인 NTT 구간에서 메모리-연산 트레이드오프를 반영한 Twiddle Factor Generator와 데이터 재정렬 기반 부분 병렬 NTT 프로세서를 구성해 연산 효율을 높입니다.

관련 프로젝트

3건

연구 흐름

보안 취약성의 실증 연구로 2022년에는 SRAM FPGA에서 경량 암호 S-박스가 비트스트림 수준에서 어떻게 조작될 수 있는지 실험 절차를 제시하고 분석 범위를 넓히는 연구를 수행하였습니다. 같은 시기 FHE/격자 기반 암호에 필요한 NTT 연산에서는 데이터 흐름 특성을 반영한 부분 병렬 구조와 범용 데이터 재정렬 회로를 도출해 처리량 병목을 줄이는 방향으로 확장하였습니다. 이후 2024년에는 TRNG-PUF 통합 설계로 엔트로피 기반 보안 원천을 보강하고, Vivado에서도 역공학에 필요한 XDLRC/XDL을 생성하는 방법을 통해 보안 평가 도구의 적용 범위를 확장하였습니다. 최종적으로 난수·식별·연산 가속·역공학 위험을 하나의 FPGA 보안 설계 관점에서 정리하는 흐름을 구축하였습니다.

활용 가능성

활용 가능성은 알앤디써클 특화 AI 에이전트가 생성한 내용으로, 실제 연구 가능 여부는 연구실과의 논의가 필요합니다.

PUF 기반 하드웨어 인증
TRNG 기반 키 생성 모듈
경량암호 구현 취약성 진단
암호 연산 가속용 NTT 블록
FHE 전용 가속기 구성 요소
비트스트림 무결성 평가
보안 SDR 단말 설계
IoT 키관리 보강
암호칩 사이드채널 대응 설계
암호 구현 보안 검증 프레임워크