ISA 및 하드웨어 최적화 기반 저사양 데이터 처리와 오류정정

Low-Spec Data Processing and Error-Correction Hardware Optimization via ISA and Architecture Co-Design

연구 내용

저전력 IoT 환경을 위해 RISC-V 기반 처리 인 메모리(PIM) 명령을 ISA 레벨로 설계하고, GPS용 CRC-BCH 통합 인코더를 동일 출력 조건에서 면적과 전력을 줄이도록 최적화하는 연구

저사양 시스템에서 메모리 병목과 전력 소모를 동시에 줄이기 위해 RISC-V instruction set architecture 기반 처리 인 메모리(PIM) 구조를 제안합니다. 기존 코어 변경을 최소화하고 ISA 수준에서 PIM 명령을 추가하여, convolution 연산과 같은 데이터 집약 작업에서 처리 속도와 전력 효율을 함께 개선하도록 설계합니다. 또한 위성 통신에서 오류정정 코딩의 하드웨어 부담을 낮추기 위해 CRC와 BCH 인코더를 shift register 기반으로 통합한 CRC-BCH unified encoder를 구성하고, 기존 인코더와 동일한 출력이 생성됨을 확인합니다. 28nm 공정과 고정 동작 주파수 조건에서 면적 및 전력 효율을 검증하여, 제약 조건을 만족하는 임베디드용 코딩 블록을 구현합니다.

관련 프로젝트

3건

연구 흐름

저전력 데이터 처리 관점에서 2022년부터 PIM 반도체 설계연구센터를 통해 ISA 및 아키텍처 설계 기반을 확보하고, 2024년에는 RISC-V ISA 레벨에서 PIM 명령을 도입하는 구조를 완성하여 기존 von Neumann 기반 접근과 성능을 비교하는 평가를 수행하였습니다. 같은 해 통신 회로 관점에서는 GPS용 CRC-BCH 통합 인코더를 제안하여 CRC와 BCH가 사용하는 공통 하드웨어 요소를 활용하고, 출력 호환성을 전제로 면적·전력 절감 설계를 적용하였습니다. 두 축은 모두 제한된 자원에서 연산 또는 채널 코딩의 효율을 높이는 방향으로 수렴합니다.

활용 가능성

활용 가능성은 알앤디써클 특화 AI 에이전트가 생성한 내용으로, 실제 연구 가능 여부는 연구실과의 논의가 필요합니다.

IoT용 경량 딥러닝 전처리
메모리 병목 완화 PIM 프로세서
저전력 데이터 스트리밍 가속기
위성 탑재 통신 인코더
CRC-BCH 기반 오류정정 모듈
임베디드용 ISA 확장 프레임워크
대역 효율 향상 채널 코딩 장치
엣지 컴퓨팅 데이터 처리기
컨볼루션 연산 가속 블록
전력 예산 기반 하드웨어 설계