범위 기반 페이지 테이블 압축과 TLB coalescing을 위한 MMU 최적화 연구

MMU Optimization for Range Compression and TLB Coalescing

연구 내용

범위 단위 페이지 테이블 압축과 블록/컨티구이티 활용 TLB coalescing 및 prefetching을 통해 주소 변환 지연과 페이지 워크 오버헤드를 줄이는 연구

현대 SoC에서는 가상 메모리 환경에서 TLB miss로 인한 페이지 테이블 워크가 성능 병목이 되기 쉽습니다. 본 연구는 컨티구이티 정보를 블록 단위 매핑으로 표현하고, 페이지 테이블 엔트리의 중복 속성을 제거하거나 압축하여 주소 변환 경로의 효율을 높이는 방법을 다룹니다. 또한 TLB coalescing으로 통합된 엔트리의 이점을 활용하도록 prefetch를 블록/컨티구이티 관점에서 설계하여 페이지 워크 빈도와 지연 오버헤드를 완화합니다. OS와 하드웨어가 공통으로 활용할 수 있는 테이블 표현을 목표로 합니다.

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연구 흐름

초기에는 페이지 테이블 워크의 반복 비용을 줄이기 위해 TLB coalescing 관점에서 페이지 테이블을 재구성하는 접근을 수행했습니다. 이후에는 임베디드 I/O 장치와 같이 높은 대역폭이 요구되는 워크로드에서 페이지 테이블의 페이지-레벨 중복 정보를 제거하고 범위 압축 엔트리로 변환 효율을 높이는 방향으로 확장했습니다. 또한 컨티구이티 할당 특성을 활용하는 블록 단위 TLB prefetch로, 기록 기반 히스토리 없이도 페이지 워크 지연을 줄이는 설계를 정교화했습니다. 최근에는 압축과 클러스터링을 결합하여 공간적 국소성을 활용하는 페이지 테이블 압축 구조로 성능 향상을 목표로 연구를 진행했습니다.

활용 가능성

활용 가능성은 알앤디써클 특화 AI 에이전트가 생성한 내용으로, 실제 연구 가능 여부는 연구실과의 논의가 필요합니다.

주소 변환 지연 저감
임베디드 I/O DMA 메모리 관리
고대역폭 이미지 처리 성능 향상
TLB 효율 기반 가상메모리 확장
페이지 테이블 워크 오버헤드 감소
블록 단위 TLB 프리패칭
SoC용 MMU 하드웨어 마이크로아키텍처
OS-하드웨어 공동 매핑 최적화
컨티구이티 기반 메모리 경로 최적화
페이지 테이블 표현의 압축 효율화