Jae Young Hur Lab
전자공학과
허재영
Jae Young Hur Lab은 전자공학과를 기반으로 임베디드 시스템, 메모리 관리, 하드웨어 설계 분야에서 선도적인 연구를 수행하고 있습니다. 본 연구실은 임베디드 I/O 디바이스를 위한 TLB 최적화, 페이지 테이블 압축, 버디 메모리 할당 등 메모리 관리의 다양한 혁신적 기법을 개발하고 있습니다. 이러한 연구는 시스템의 성능 향상과 자원 효율성 증대에 크게 기여하고 있습니다.
또한, 시스템 온 칩 환경에서의 메모리 부하 밸런싱과 이미지 처리 하드웨어 설계에도 중점을 두고 있습니다. 대용량 데이터와 이미지가 실시간으로 처리되는 현대의 임베디드 시스템에서, 효율적인 데이터 패딩 및 주소 매핑 방식은 필수적입니다. 본 연구실은 이러한 문제를 해결하기 위한 다양한 하드웨어 및 소프트웨어 솔루션을 제시하고 있습니다.
연구실은 다수의 국내외 논문 발표와 특허 출원을 통해 연구 성과를 입증하고 있습니다. 'Contiguity aware TLB prefetching', 'TLB Coalescing With Range Compressed Page Table', 'Adaptive Image Size Padding' 등은 대표적인 연구 결과로, 임베디드 시스템 분야에서의 기술적 우수성을 보여줍니다. 또한, 실제 하드웨어 구현과 산업 현장 적용을 위한 연구도 활발히 진행되고 있습니다.
산학협력 및 정부 지원 프로젝트를 통해, 반도체, 모바일, IoT 등 다양한 산업 분야와의 협력을 확대하고 있습니다. 이를 통해 연구실의 기술이 실질적인 산업 발전과 혁신에 기여할 수 있도록 노력하고 있습니다. 미래에는 인공지능 기반의 동적 메모리 최적화, 하드웨어-소프트웨어 협력 구조 설계 등 새로운 연구 분야로도 확장할 계획입니다.
Jae Young Hur Lab은 앞으로도 첨단 전자공학 분야에서의 연구 역량을 바탕으로, 차세대 임베디드 시스템 및 하드웨어 설계의 핵심 기술 개발에 앞장설 것입니다. 이를 통해 학문적 성과뿐만 아니라, 산업 현장에서의 실질적인 가치 창출에도 기여하고자 합니다.
System-on-Chip
TLB Coalescing
Cache Interleaving
임베디드 시스템을 위한 메모리 관리 및 TLB 최적화
임베디드 시스템에서의 메모리 관리와 TLB(Translation Lookaside Buffer) 최적화는 시스템의 성능과 효율성을 극대화하는 데 중요한 역할을 합니다. 본 연구실은 임베디드 I/O 디바이스 환경에서 발생하는 메모리 접근 패턴을 분석하고, 이를 기반으로 효율적인 TLB 프리페칭 및 병합 기법을 개발하고 있습니다. 특히, 페이지 테이블의 범위 압축, 페이지 사이즈 인식 버디 할당자, 그리고 연속성을 활용한 색인 시스템 등 다양한 메모리 관리 기술을 연구하여 임베디드 시스템의 자원 활용도를 높이고 있습니다.
이러한 연구는 실제 하드웨어 구현과 연계되어, 논문 및 특허를 통해 그 우수성이 입증되고 있습니다. 예를 들어, 'Contiguity aware TLB prefetching for embedded I/O devices', 'TLB Coalescing With Range Compressed Page Table for Embedded I/O Devices'와 같은 논문은 임베디드 환경에서의 메모리 관리 혁신을 보여줍니다. 또한, 다양한 특허 출원은 연구실의 기술적 독창성과 실용성을 뒷받침합니다.
향후 본 연구실은 더욱 복잡해지는 임베디드 시스템 환경에서의 메모리 관리 문제를 해결하기 위해, 인공지능 기반의 동적 메모리 최적화, 하드웨어-소프트웨어 협력 구조 설계 등 다양한 연구를 확장할 계획입니다. 이를 통해 차세대 임베디드 시스템의 성능과 신뢰성을 높이는 데 기여하고자 합니다.
메모리 부하 밸런싱 및 이미지 처리 하드웨어 설계
본 연구실은 시스템 온 칩(System-on-Chip) 환경에서의 메모리 부하 밸런싱과 효율적인 이미지 처리 하드웨어 설계에 집중하고 있습니다. 대용량 데이터와 이미지가 실시간으로 처리되는 현대의 임베디드 시스템에서는 메모리 계층 구조의 효율적 운용이 필수적입니다. 이를 위해 'Adaptive Image Size Padding for Load Balancing in System-on-Chip Memory Hierarchy'와 같은 연구를 통해, 데이터 패딩 및 주소 매핑 방식의 최적화를 시도하고 있습니다.
특히, 모바일 디바이스와 IoT 환경에서의 이미지 처리 장치 및 방법에 관한 특허와 논문을 다수 보유하고 있으며, 이는 실제 산업 현장에서의 활용 가능성을 높이고 있습니다. 메모리 부하를 균등하게 분산시키는 기술, 2D 데이터의 효율적 주소 매핑, 캐시 인터리빙을 고려한 어드레스 매핑 등 다양한 하드웨어 설계 기법을 연구하여, 시스템 전체의 성능 향상과 에너지 효율 증대를 목표로 하고 있습니다.
이러한 연구는 반도체, 모바일, IoT 등 다양한 산업 분야와의 협력을 통해 실질적인 기술 이전 및 상용화로 이어지고 있습니다. 앞으로도 본 연구실은 첨단 이미지 처리 및 메모리 관리 기술 개발을 통해, 미래 지능형 시스템의 핵심 기반을 마련하는 데 주력할 것입니다.
1
Contiguity aware TLB prefetching for embedded I/O devices
짠 다이 드엉, 허재영
IEICE ELECTRONICS EXPRESS, 2025
2
TLB Coalescing With Range Compressed Page Table for Embedded I/O Devices
허재영, 짠다이드엉, 김영승
IEEE ACCESS, 2025
3
Page-Size Aware Buddy Allocator With Unaligned Range Supports for TLB Coalescing
짠 다이 드엉, 허재영
IEEE ACCESS, 2023
1
제주 에너지신산업 고도화 혁신인재 양성 교육연구단
