가상 메모리 지원은 현대의 시스템 온 칩(System on a Chip, SoC)에서 핵심적인 측면이다. 전통적인 주소 변환 방식은 가상 페이지를 물리 페이지로 변환하기 위해 단일 변환 탐색 버퍼(Translation Lookaside Buffer, TLB) 엔트리를 의존한다. TLB 활용도를 향상시키기 위해 여러 TLB 결합(TLB coalescing) 기법은 여러 페이지를 하나의 TLB 엔트리로 병합한다. TLB 결합은 또한 여러 블록을 페이지 테이블 엔트리(Page Table Entry, PTE) 묶음으로 압축함으로써 추가로 향상될 수 있다. 그러나 기존의 압축 기법들은 시스템 특성을 충분히 활용하지 못하며 PTE 자원을 효율적으로 사용하지 못한다. TLB 결합을 보다 향상시키기 위해 우리는 군집 범위-압축 페이지 테이블(clustered range-compressed page table, cRCPT)을 제안한다. 이 기법은 압축과 군집화 기법을 결합하여 메모리 시스템 성능을 개선한다. 잠재적인 공간적 국소성을 활용함으로써, 제시된 방식은 대역폭이 높은 I/O 장치에 대해 주소 변환 효율을 향상시킬 수 있다.

효율적인 물리 메모리 할당은 고성능을 위해 필수적이며, 특히 TLB(translation look-aside buffer) coalescing을 지원하는 아키텍처에서 그러하다. 이진 버디 시스템(BBS)은 블록 수준에서 동작하는 널리 사용되는 페이지 할당기이다. 그러나 BBS는 거듭제곱 2의 블록 크기에 대한 엄격한 제약을 강제한다. 이러한 제약은 바람직하지 않게 메모리 단편화를 유발하고, 메모리 시스템 성능을 저하시킬 수 있다. 이 문제를 해결하기 위해 아키텍처 특화 할당기, 즉 페이지 테이블 수준을 인지하는 버디 시스템(LBS)을 제안한다. 입력/출력(I/O) 장치가 고대역폭 2D 데이터 응용을 수행하는 최신 임베디드 시스템 온 칩(SoC)을 고려하여, 본 연구에서는 알고리즘, 분석, 성능 실험을 제시한다. 실험 결과, TLB coalescing을 통합함으로써 LBS는 단편화를 크게 줄이고 메모리 시스템 성능을 향상시킬 수 있음을 보여준다.

현대의 온칩 임베디드 시스템(SoC)은 보통 가상 메모리를 지원하기 위해 입력/출력(I/O) 메모리 관리 장치(MMU)를 수용한다. 번역 조회 버퍼(Translation Look-Aside Buffer, TLB)에서 미스가 발생하면 페이지 테이블 워크(page-table walk)가 수행되며, 잦은 페이지 테이블 워크는 메모리 시스템 성능을 크게 저하시킬 수 있다. TLB 활용도를 향상시키기 위해 최근 다수의 TLB 병합(TLB coalescing) 기법이 보고되었다. 이러한 TLB 병합 기법은 연속적인 메모리 할당을 활용하며, 연속적인 가상-물리 주소 매핑을 단일 TLB 엔트리로 효율적으로 병합할 수 있다. 따라서 TLB 병합 기법은 TLB 엔트리를 효율적으로 활용하고 페이지 테이블 워크를 줄이며 메모리 시스템 성능을 향상시킬 수 있다. 그러나 기존의 페이지 테이블은 여전히 페이지 단위로 구성되어 있으며 불필요한 페이지 정보가 포함되어 있다. 그 결과 운영체제가 페이지 테이블에서 블록 수준의 연속성을 효과적으로 표현하기 어렵고, TLB 병합 하드웨어가 해당 연속성을 활용하기도 어렵다. 본 연구에서는 메모리 시스템 성능을 향상시키기 위해 페이지 테이블에서 범위 압축(range compression) 기법을 제안한다. 제안된 페이지 테이블 엔트리에서는 중복된 페이지 속성을 제거하고 다중 블록 매핑을 추가한다. 대역폭이 높은 메모리 집약형 모바일 워크로드를 고려하여 성능 실험을 수행하였다. 그 결과, 제안된 방식은 전통적인 방식 및 기준(reference) TLB 병합 기법들에 비해 유의미하게 더 나은 성능을 보일 수 있음을 확인하였다.

기존의 주소 매핑은 온칩 메모리 구성요소에서 트래픽 혼잡을 자주 유발하며, 애플리케이션의 접근 패턴이 주소 매핑과 일치하지 않을 경우 메모리 활용도를 저하시킨다. 트래픽 혼잡을 줄이고 메모리 시스템 성능을 향상시키기 위해, 우리는 주어진 주소 매핑 및 하드웨어 구성에 대해 적응형 이미지 크기 패딩 기법을 제안한다. 제시된 소프트웨어 접근에서는 애플리케이션 호출 시점에 시스템이 이미지 패드 크기를 적응적으로 결정함으로써 온칩 메모리 계층 전반에 걸친 로드 밸런싱을 향상시킬 수 있다. 주로 임베디드 시스템의 디바이스 가속기에서 실행되는 고대역폭 이미지 처리 애플리케이션을 대상으로 하며, 본 연구는 설계를 제시하고 알고리즘을 설명한 뒤 성능 실험을 수행한다. 그 결과, 실험은 제시된 설계가 로드 밸런싱을 최대 95%까지, 성능을 최대 35%까지 향상시킬 수 있으며, 메모리 풋프린트 오버헤드는 미미함을 보여준다.

가상 메모리 지원은 현대의 시스템 온 칩(System on a Chip, SoC)에서 핵심적인 측면이다. 전통적인 주소 변환 방식은 가상 페이지를 물리 페이지로 변환하기 위해 단일 변환 탐색 버퍼(Translation Lookaside Buffer, TLB) 엔트리를 의존한다. TLB 활용도를 향상시키기 위해 여러 TLB 결합(TLB coalescing) 기법은 여러 페이지를 하나의 TLB 엔트리로 병합한다. TLB 결합은 또한 여러 블록을 페이지 테이블 엔트리(Page Table Entry, PTE) 묶음으로 압축함으로써 추가로 향상될 수 있다. 그러나 기존의 압축 기법들은 시스템 특성을 충분히 활용하지 못하며 PTE 자원을 효율적으로 사용하지 못한다. TLB 결합을 보다 향상시키기 위해 우리는 군집 범위-압축 페이지 테이블(clustered range-compressed page table, cRCPT)을 제안한다. 이 기법은 압축과 군집화 기법을 결합하여 메모리 시스템 성능을 개선한다. 잠재적인 공간적 국소성을 활용함으로써, 제시된 방식은 대역폭이 높은 I/O 장치에 대해 주소 변환 효율을 향상시킬 수 있다.

효율적인 물리 메모리 할당은 고성능을 위해 필수적이며, 특히 TLB(translation look-aside buffer) coalescing을 지원하는 아키텍처에서 그러하다. 이진 버디 시스템(BBS)은 블록 수준에서 동작하는 널리 사용되는 페이지 할당기이다. 그러나 BBS는 거듭제곱 2의 블록 크기에 대한 엄격한 제약을 강제한다. 이러한 제약은 바람직하지 않게 메모리 단편화를 유발하고, 메모리 시스템 성능을 저하시킬 수 있다. 이 문제를 해결하기 위해 아키텍처 특화 할당기, 즉 페이지 테이블 수준을 인지하는 버디 시스템(LBS)을 제안한다. 입력/출력(I/O) 장치가 고대역폭 2D 데이터 응용을 수행하는 최신 임베디드 시스템 온 칩(SoC)을 고려하여, 본 연구에서는 알고리즘, 분석, 성능 실험을 제시한다. 실험 결과, TLB coalescing을 통합함으로써 LBS는 단편화를 크게 줄이고 메모리 시스템 성능을 향상시킬 수 있음을 보여준다.

현대의 온칩 임베디드 시스템(SoC)은 보통 가상 메모리를 지원하기 위해 입력/출력(I/O) 메모리 관리 장치(MMU)를 수용한다. 번역 조회 버퍼(Translation Look-Aside Buffer, TLB)에서 미스가 발생하면 페이지 테이블 워크(page-table walk)가 수행되며, 잦은 페이지 테이블 워크는 메모리 시스템 성능을 크게 저하시킬 수 있다. TLB 활용도를 향상시키기 위해 최근 다수의 TLB 병합(TLB coalescing) 기법이 보고되었다. 이러한 TLB 병합 기법은 연속적인 메모리 할당을 활용하며, 연속적인 가상-물리 주소 매핑을 단일 TLB 엔트리로 효율적으로 병합할 수 있다. 따라서 TLB 병합 기법은 TLB 엔트리를 효율적으로 활용하고 페이지 테이블 워크를 줄이며 메모리 시스템 성능을 향상시킬 수 있다. 그러나 기존의 페이지 테이블은 여전히 페이지 단위로 구성되어 있으며 불필요한 페이지 정보가 포함되어 있다. 그 결과 운영체제가 페이지 테이블에서 블록 수준의 연속성을 효과적으로 표현하기 어렵고, TLB 병합 하드웨어가 해당 연속성을 활용하기도 어렵다. 본 연구에서는 메모리 시스템 성능을 향상시키기 위해 페이지 테이블에서 범위 압축(range compression) 기법을 제안한다. 제안된 페이지 테이블 엔트리에서는 중복된 페이지 속성을 제거하고 다중 블록 매핑을 추가한다. 대역폭이 높은 메모리 집약형 모바일 워크로드를 고려하여 성능 실험을 수행하였다. 그 결과, 제안된 방식은 전통적인 방식 및 기준(reference) TLB 병합 기법들에 비해 유의미하게 더 나은 성능을 보일 수 있음을 확인하였다.

기존의 주소 매핑은 온칩 메모리 구성요소에서 트래픽 혼잡을 자주 유발하며, 애플리케이션의 접근 패턴이 주소 매핑과 일치하지 않을 경우 메모리 활용도를 저하시킨다. 트래픽 혼잡을 줄이고 메모리 시스템 성능을 향상시키기 위해, 우리는 주어진 주소 매핑 및 하드웨어 구성에 대해 적응형 이미지 크기 패딩 기법을 제안한다. 제시된 소프트웨어 접근에서는 애플리케이션 호출 시점에 시스템이 이미지 패드 크기를 적응적으로 결정함으로써 온칩 메모리 계층 전반에 걸친 로드 밸런싱을 향상시킬 수 있다. 주로 임베디드 시스템의 디바이스 가속기에서 실행되는 고대역폭 이미지 처리 애플리케이션을 대상으로 하며, 본 연구는 설계를 제시하고 알고리즘을 설명한 뒤 성능 실험을 수행한다. 그 결과, 실험은 제시된 설계가 로드 밸런싱을 최대 95%까지, 성능을 최대 35%까지 향상시킬 수 있으며, 메모리 풋프린트 오버헤드는 미미함을 보여준다.

기존의 페이지 기반 주소 변환 방식은 제한된 TLB(Translation Look-Aside Buffer) 도달 범위와 페이지 테이블 워크 오버헤드를 가진다는 점이 잘 알려져 있다. TLB 응집(coalescing) 방식은 TLB 엔트리에서 주소 범위를 표현함으로써 이러한 문제를 완화한다. 그러나 기존의 물리 메모리 할당기는 2의 거듭제곱 블록 크기 및 주소 정렬 정합성 제약을 갖는다. 그 결과, 메모리에서의 다양한 연속성을 활용하고 TLB 응집의 잠재력을 활용하기가 어렵다. 이러한 문제를 완화하기 위해, 입출력(I/O) 장치를 위한 eager paging의 맥락에서, 기계 아키텍처가 정의한 페이지 크기 내에서 정렬되지 않은 범위를 표현할 수 있는 유연한 물리 메모리 할당기를 제안한다. TLB 응집과 결합할 때, 제안된 방식은 메모리의 연속성을 효율적으로 활용하고 페이지 테이블 워크를 감소시킬 수 있다. 이진 버디(buddy) 할당기를 기준으로, 우리는 알고리즘, 설계, 분석, 사례 연구, 구현 및 평가를 제시한다. 실험 결과는 제안된 방식이 메모리 활용도, TLB 성능 및 시스템 성능을 향상시킬 수 있음을 보여준다.

현대의 시스템 온 칩(SoC)에서는 입출력(I/O) 장치가 일반적으로 직접 메모리 접근(direct memory access, DMA)과 가상 메모리를 통상의 방식으로 활용한다. 또한 운영 체제(OS)는 대체로 물리적 I/O 메모리를 연속적으로 할당하는 경향이 있다. 페이지 테이블 워크로 인한 지연 오버헤드를 줄이기 위해, 하드웨어는 번역 조회 버퍼(translation lookaside buffer, TLB) 프리페치 기법을 종종 사용한다. 최근에는 연속된 페이지들을 하나의 TLB 항목으로 병합하는 TLB 코얼레스싱(coalescing) 방식이 보고되었다. 그러나 기존의 TLB 프리페처는 페이지 수준에서 동작하며, 연속 할당이 제공하는 이점을 효과적으로 활용하지 못한다. 본 논문에서는 I/O 장치를 위해 연속 할당과 TLB 코얼레스싱을 모두 활용하는 TLB 프리페처를 제시한다. 제시된 프리페처는 블록 수준에서 동작하고, 메모리의 연속성을 활용하며, 이력 추적(history tracking) 기법을 필요로 하지 않으면서 기존 방식에 비해 페이지 테이블 워크를 감소시킬 수 있다. 실험 결과, 제시된 방식은 TLB 및 I/O 장치 성능 모두를 향상시킬 수 있음을 보여주었다.

이미지 처리 애플리케이션에서, 전통적인 선형(linear) 어드레스 매핑은 DRAM의 row-buffer conflict로 인하여 시스템 성능을 저하시킬 수 있다. 본 논문에서는 row-buffer conflict를 줄이기 위하여 bank-shuffling 기법을 제안하고 이를 효율적으로 활용하기 위한 split bank-shuffle 어드레스 매핑을 기술한다. 기술한 시스템은 애플리케이션이 구동하는 시점에서 DRAM의 뱅크 인터리빙을 개선하기 위하여 어드레스 맵을 재배열할 수 있다. 이를 위하여 multiple outstanding capability를 고려한 메트릭을 이용하여 설계하고 성능과 하드웨어 비용을 평가한다. 결과적으로, 기술한 설계는 이미지 처리 애플리케이션의 성능을 개선할 수 있으며 하드웨어 비용 오버헤드가 크지 않음을 보인다.

본 서신에서는 캐시 오염(cache pollution)이 없는 새로운 프리페칭(prefetching) 기법을 제안하며, 이를 통해 멀티코어 프로세서에서 높은 성능을 달성하고자 한다. 기존의 프리페처(prefetcher)들이 부정확한 예측을 초래하는 것과 달리, 제안된 프리페처는 결정된 경로에서만 명령어를 사전에 읽고, 새로 갱신(refreshing)되는 DRAM 셀을 통해 결정되지 않은 경로에 저장된 명령어를 보관하는 DRAM 셀에 동적 임의 접근 메모리(DRAM) 셀(dynamic random access memory (DRAM) cells)을 전하적으로 연결한다. 전하가 크게(고충전) 된 DRAM 셀은 신속하게 액세스된다. 또한, 제안된 프리페처가 제공하는 캐시는 항상 유용한 명령어를 저장하므로, 그 결과로 캐시 히트율(cache hit rate)을 낮추는 캐시 오염으로부터 자유로울 수 있다. SPEC CPU2006 벤치마크를 8코어 프로세서에서 실행하는 경우, 제안된 프리페처는 DRAM 전력을 3.2% 더 소비하지만 평균 12% 더 높은 성능을 달성한다.

기존의 선형 또는 타일 기반 주소 매핑은 트래픽 패턴이 기저 주소 매핑과 일치하지 않을 경우 성능 및 메모리 활용도를 저하시킬 수 있다. 주소 매핑은 통상 설계 시점에 고정된다. 이에 따라 특정 응용에 맞추어 적응하기가 어렵다. 현대의 임베디드 시스템은 대개 메모리 관리 장치(MMU)를 수용한다. 그 결과, 가상 주소 패턴에 따라 페이지 테이블 워크(page table walk)로 인한 성능 오버헤드가 발생할 수 있다. 이러한 성능 오버헤드를 완화하기 위해, MMU를 고려한 구성 가능 주소 매핑을 구성하기 위해 타일을 클러스터링하고 재배열하는 방법을 제안한다. 클러스터링된 타일드 맵을 구성하기 위해, 일반적인 타일 번호 재매핑 알고리즘을 제시한다. 제안된 방식에서는 적응적 차원 설정(adaptive dimensioning) 알고리즘에 기반하여 주소 매핑을 구성한다. 영상 처리 응용을 고려하여 설계, 분석, 구현 및 시뮬레이션을 수행하였다. 그 결과, 제안된 방법은 적정한 하드웨어 비용과 함께 성능 및 메모리 활용도를 향상시킬 수 있음을 보여주었다.