복잡한 응용을 실행하는 최첨단 다중 코어 프로세서들은 메모리 지연을 줄이기 위해 대용량의 마지막 레벨 캐시(LLC)가 필요하다. 최근 차세대 메모리가 큰 주목을 받고 있다. 삼중 수준 셀(triple-level cell, TLC) 스핀 전달 토크(spin-transfer torque, STT) 자기 랜덤 액세스 메모리(MRAM)는 높은 저장 밀도를 제공하지만, 쓰기 및 읽기 연산을 각각 수행하기 위한 세 단계의 저항 상태 전이와 검출 과정 때문에 지연과 전력 소비가 악화된다. 본 논문에서는 이러한 페널티를 다중 코어 프로세서에서 제한하는 TLC STT-MRAM 인지 LLC를 제안한다. 제안하는 LLC는 제안된 셀 분할 매핑(cell division mapping)과 조건부 블록 스왑핑(conditional block swapping) 기법을 통해 세 단계 저항 상태 전이 및 검출 과정의 발생을 최소화한다. 실험 결과에 따르면, 제안하는 LLC는 TLC STT-MRAM으로 구성된 기존 LLC에 비해 평균 17.2% 더 높은 성능과 17.9% 더 낮은 전력 소비를 달성한다.

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