이 편지는 공통 NAND 기반 위상 검출기와 차동 전압 제어 지연 라인을 포함하는 배경(백그라운드) 쿼드러처 위상 및 듀티-사이클 오차 보정기를 소개한다. 이들 회로는 쿼드러처 신호의 위상 및 듀티-사이클 오차를 결정하고 보상하는 데 사용된다. 듀티-사이클 입력이 50%이어야 하는 기존 쿼드러처 위상 오차 보정기와 달리, 제안된 보정기는 넓은 동작 주파수, 낮은 지터, 낮은 전력 소모 조건에서 쿼드러처 위상 오차와 듀티-사이클 오차 모두를 최소화할 수 있다. 28-nm CMOS로 구현된 프로토타입은 1.15–11 GHz의 주파수 범위에서 동작하며, 입력 위상 오차가 최대 80°일 때 쿼드러처 위상 오차 2.3° 미만 및 듀티-사이클 오차 0.8% 미만을 달성한다. 또한 2.1 mW를 소모하며, 5 GHz에서 낮은 RMS 지터 21.6 fs를 달성하면서 면적은 0.001 mm2에 불과하다.

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