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위상고정·클록·mmWave LO 기반 고속 동기 회로 연구

Phase-Locked Loop, Clocking, and mmWave LO Synchronization Circuit Research

연구 내용

PVT 변동과 스퍼를 고려하여 PLL 및 클록 합성/분배 성능을 제어하고 무선 프론트엔드 LO를 빠르게 정착하는 연구

클록 분배 네트워크와 송신 경로에서 발생하는 공급노이즈 유래 지터를 적응 필터 기반으로 상쇄하여 데이터 아이오닝을 개선하는 방법을 연구합니다. 링 오실레이터 기반 bang-bang PLL에서는 확률적 지터 모니터와 루프 대역폭 자동 제어를 결합해 목표 지터를 PVT 조건과 무관하게 맞춥니다. 또한 서브하모닉 injection-locked clock multiplier에서 리셋/리커버리 기반 누적 지터 제거와 스퍼 억제를 함께 수행합니다. mmWave 영역에서는 I/Q 보정된 SSB 믹서와 주파수 튜닝된 injection-locked 필터로 스퍼를 낮추면서 sub-ns 정착을 구현합니다.

관련 연구 성과

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연구 흐름

2022년에는 LPDDR5 모바일 DRAM에서 공급노이즈에 의해 증폭되는 지터를 적응 필터로 상쇄하는 방향으로 고속 시스템 동기 성능을 다뤘습니다. 2024년에는 DBPLL의 초기 세팅 단계에서 지터 목표치를 PVT 전반에 가깝게 유지하도록 지터 모니터와 루프 대역폭 제어를 결합했습니다. 같은 해에는 서브하모닉 injection-locked clock multiplier로 낮은 RMS 지터와 레퍼런스 스퍼를 함께 줄이는 기법으로 확장했습니다. 2025년에는 OFDM용 mmWave LO에 I/Q 보정 SSB 믹서와 튜닝된 injection-locked oscillator 필터를 적용해 빠른 주파수 홉 정착과 스퍼 억제를 동시에 추진했습니다.

활용 가능성

활용 가능성은 알앤디써클 특화 AI 에이전트가 생성한 내용으로, 실제 연구 가능 여부는 연구실과의 논의가 필요합니다.

  • 고속 DRAM 클록 지터 보정
  • PVT 적응형 PLL 기반 시계 생성기
  • 서브하모닉 injection-locked 클록 합성
  • mmWave LO의 빠른 주파수 홉 정착
  • I/Q 보정 기반 스퍼 억제 믹서
  • OFDM용 로컬 오실레이터 동기 모듈
  • 전력 노이즈-민감 클록 분배 회로
  • RF/IF 프론트엔드 동기 및 재동기
  • 저전력 링-오실레이터 기반 클록 제어
  • 클록 품질 중심 고속 인터페이스 설계

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