디지털 위상고정루프(DPLL)는 현대 반도체 회로에서 주파수 합성 및 신호 동기화에 필수적인 핵심 기술입니다. 본 연구실에서는 DPLL의 성능을 극대화하기 위해 시간-디지털 변환기(TDC)의 이득 보정 및 해상도 향상에 중점을 두고 있습니다. 특히, 공정(Process), 전압(Voltage), 온도(Temperature) 변화에 강인한 보정 시스템을 개발하여, 다양한 환경에서도 일관된 성능을 유지할 수 있도록 연구를 진행하고 있습니다. 이러한 연구는 기존의 위상-도메인 DPLL 구조에서 발생하는 TDC의 비선형성과 해상도 저하 문제를 해결하는 데 초점을 맞추고 있습니다. 듀얼 인터폴레이션 TDC(DI-TDC)와 같은 혁신적인 구조를 도입하여, PVT 변화에 따른 성능 저하를 최소화하고, 디지털 제어 발진기(DCO)와의 정밀한 동작을 구현합니다. 이를 통해, 집적 회로의 소형화와 저전력화, 고성능화라는 반도체 산업의 요구에 부응하고 있습니다. 연구실에서는 실제 28nm CMOS 공정 기반의 칩 제작 및 실험을 통해 이론적 모델의 타당성을 검증하고 있습니다. 실험 결과, 매우 작은 면적(0.019 mm²)과 낮은 전력 소모(930 μW)로도 우수한 위상 잡음 특성을 달성하였으며, 이는 차세대 통신 및 센서 시스템에 적용 가능한 핵심 기술로 평가받고 있습니다.

현대 전자기기의 소형화와 에너지 효율성 증대 요구에 따라, 초저전력 및 소형화 반도체 회로 설계는 매우 중요한 연구 분야입니다. 본 연구실은 433 MHz 대역의 초저전력 Wake-Up 수신기 설계, 저면적 디지털 제어 발진기(DCO) 구조 개발 등 다양한 저전력 회로 설계 기술을 연구하고 있습니다. 특히, CMOS 딕슨 정류기와 같은 혁신적인 회로 구조를 도입하여, 극저전력 동작과 높은 수신 감도를 동시에 달성하고 있습니다. 이러한 연구는 사물인터넷(IoT), 웨어러블 디바이스, 무선 센서 네트워크 등 배터리 수명이 중요한 응용 분야에서 큰 파급 효과를 가집니다. 예를 들어, 0.5V 단일 전원에서 48 nW의 초저전력으로 동작하는 Wake-Up 수신기는, 장기간 무선 대기 및 신호 감지가 필요한 시스템에 적합합니다. 또한, 저면적 DCO 설계에서는 추가 서모미터 코드 잠금 기법을 통해 양자화 오류를 최소화하고, 발진기 면적을 줄이면서도 높은 선형성과 낮은 지터 특성을 유지하는 방법을 제시하고 있습니다. 이러한 초저전력 및 소형화 기술은 실제 칩 제작과 RTL 수준의 설계 검증을 통해 그 효과가 입증되고 있습니다. 연구실의 성과는 반도체 설계대전 금상(국무총리상) 수상 등 대외적으로도 인정받고 있으며, 미래의 에너지 효율적 전자 시스템 구현에 중요한 역할을 하고 있습니다.