이 연구 주제는 고성능 주파수 합성기를 구현하기 위한 디지털 PLL(DPLL), 올디지털 PLL(ADPLL), 서브샘플링 PLL(SSPLL) 아키텍처 설계에 초점을 둔다. 연구실은 통신 및 전자시스템에서 요구되는 넓은 주파수 가변 범위, 낮은 위상잡음, 빠른 락킹 시간, 작은 면적, 낮은 전력 소모를 동시에 만족시키는 회로 구조를 탐구한다. 특히 fractional-N 합성 구조에서 발생하는 양자화 오차와 잡음 문제를 줄이면서도 디지털 친화적인 구현이 가능한 아키텍처를 제안하는 데 강점을 가진다. 세부적으로는 coarse loop와 fine loop를 결합한 다중 루프 구조, sub-sampling 기반 위상 검출, 디지털 제어 발진기(DCO), 디지털-투-타임 컨버터(DTC), 델타시그마 변조기(DSM) 등의 핵심 블록을 통합하여 성능을 최적화한다. 연구실의 최근 성과에서는 1.9–6.1 GHz 대역의 광대역 동작, TDC 없이도 정밀한 fractional-N 제어를 수행하는 구조, 그리고 주파수 포착 범위를 넓히면서도 미세 위상 정렬을 안정적으로 수행하는 기법이 제시되었다. 이는 차세대 무선통신, IoT, 저전력 SoC 및 고집적 RF 시스템에 직접 활용될 수 있는 기반 기술이다. 이 연구의 의의는 단순히 PLL 블록 하나를 개선하는 데 그치지 않고, 시스템 수준에서 주파수 생성의 안정성과 에너지 효율을 동시에 향상시킨다는 점에 있다. 28 nm CMOS 공정 기반의 소면적 구현, mW급 전력 소모, fs 수준 지터 특성은 연구실이 실제 반도체 칩 설계와 산업 적용 가능성을 강하게 지향하고 있음을 보여준다. 앞으로도 더 높은 집적도와 더 넓은 대역, 더 낮은 잡음을 요구하는 무선 및 모바일 시스템에서 핵심적인 회로 기술로 확장될 가능성이 크다.

반도체 회로는 공정(Process), 전압(Voltage), 온도(Temperature) 변화에 매우 민감하며, 이러한 PVT 변동은 고속·고정밀 타이밍 회로의 성능 저하로 직결된다. 연구실은 특히 phase-domain DPLL에서 핵심 블록으로 사용되는 시간-디지털 변환기(TDC)의 해상도 불균일성과 이득 오차 문제를 해결하기 위한 보정 기법을 중점적으로 연구한다. 이는 스퍼(spur) 증가, 위상오차 확대, 시스템 불안정성으로 이어질 수 있는 문제를 근본적으로 줄이기 위한 접근이다. 연구실의 접근법은 dual-referenced interpolating TDC와 같은 구조를 활용하여 TDC 해상도를 보다 균일하게 유지하고, DCO 주기와의 정합을 정밀하게 맞추는 데 있다. 전경(foreground) 보정과 배경(background) 보정을 함께 수행함으로써 동작 중에도 성능을 유지하도록 설계하는 점이 특징이며, 이를 통해 공정 편차나 환경 변화가 발생해도 PLL의 동작 안정성과 재현성을 확보할 수 있다. 또한 디지털 기반 캘리브레이션을 적용함으로써 회로 복잡도와 면적 증가를 억제하면서도 실용적인 수준의 정확도를 구현한다. 이 연구는 현대 반도체 시스템이 요구하는 강인한 타이밍 회로 설계의 핵심 기반을 형성한다. 특히 저전압 동작, 공정 미세화, 고주파수화가 지속될수록 PVT 보상의 중요성은 더욱 커지며, 연구실의 보정 기술은 차세대 RF 트랜시버, 모바일 AP, 센서 인터페이스, 저전력 통신 칩 등 다양한 분야에 확장 가능하다. 결과적으로 이 연구는 집적회로의 성능 한계를 완화하고, 실제 제조 환경에서의 수율과 신뢰성을 높이는 데 기여한다.

연구실은 항상 켜져 있어야 하는 IoT 노드나 배터리 제약이 큰 임베디드 시스템을 위해 초저전력 무선 프런트엔드와 웨이크업 수신기(WuRx) 설계도 수행한다. 웨이크업 수신기는 메인 수신기를 항상 동작시키지 않고도 외부 신호를 감지해 시스템을 깨울 수 있게 하므로, 전체 시스템 전력 소모를 획기적으로 줄일 수 있다. 이러한 기술은 무선 센서 네트워크, 스마트 디바이스, 저전력 보안 시스템, 산업용 모니터링 장치 등에서 매우 중요하다. 구체적으로 연구실은 Dickson 정류기 기반 CMOS 프런트엔드, 엔벌로프 검출기, 오프칩 매칭 네트워크, PWM 코드 검출, 디지털 상관기 기반 ID 인식 회로 등을 결합하여 매우 낮은 소비전력과 실용적인 감도를 동시에 달성하는 구조를 제안한다. 433 MHz 대역에서 0.5 V 단일 전원으로 동작하면서 수십 nW 수준의 전력만 소비하는 결과는 초저전력 설계 역량을 잘 보여준다. 이는 아날로그 RF 블록과 디지털 검출 로직을 유기적으로 통합하는 혼합신호 설계 능력이 바탕이 되어 가능하다. 이 연구의 확장성은 매우 크다. 향후 에너지 하베스팅 시스템과 결합하면 배터리 교체가 어려운 장치에서 장기 자율동작이 가능해지고, 초저전력 센서 플랫폼이나 분산형 IoT 네트워크의 실용성을 높일 수 있다. 또한 간단한 ASK/OOK 기반 수신뿐 아니라 더 정교한 저전력 무선 프로토콜로 발전할 여지도 있어, 연구실의 아날로그/디지털 반도체 회로 설계 역량이 응용 시스템으로 이어지는 대표적인 주제라고 볼 수 있다.