본 연구실은 VLSI(Very Large Scale Integration) 설계 분야에서 고효율, 저전력 곱셈기 및 제곱기 구조 개발에 중점을 두고 있습니다. 곱셈기는 디지털 신호처리, 영상처리, 통신 시스템 등 다양한 응용 분야에서 핵심적인 역할을 하며, 특히 고정길이 곱셈기와 Booth 알고리즘을 활용한 구조 최적화에 대한 연구를 활발히 진행하고 있습니다. 이러한 연구는 하드웨어 면적과 전력 소모를 최소화하면서도 연산 정확도를 높이는 것을 목표로 합니다. 최근에는 근사 컴퓨팅(approximate computing) 기법을 적용하여, 영상처리나 패턴인식, 기계학습 등 오차 복원력이 요구되는 응용 분야에서 에너지 효율적인 곱셈기 구조를 제안하고 있습니다. 예를 들어, Radix-8 Booth 인코더 정보를 활용한 오차 보상 기법, 절사오차를 최소화하는 확률적 추정 방법 등이 대표적입니다. 이러한 방법을 통해 기존 곱셈기 대비 하드웨어 자원 사용량을 30% 이상 줄이고, 전력 소모 역시 크게 감소시키는 성과를 거두고 있습니다. FPGA 및 ASIC 환경에서의 실제 합성 및 시뮬레이션을 통해 제안된 곱셈기 구조의 성능을 검증하고 있으며, 다양한 국제 학술지와 특허를 통해 그 우수성을 인정받고 있습니다. 앞으로도 본 연구실은 고성능, 저전력, 저오차 곱셈기 및 제곱기 구조의 설계와 최적화에 대한 연구를 지속적으로 확대해 나갈 계획입니다.

본 연구실은 OFDM(Orthogonal Frequency Division Multiplexing) 기반 통신 시스템에서 필수적인 FFT/IFFT 프로세서의 메모리 효율화 및 하드웨어 최적화 연구를 선도하고 있습니다. FFT/IFFT는 대용량 데이터 처리와 고속 신호 변환에 필수적인 연산 블록으로, 하드웨어 구현 시 메모리 크기와 전력 소모가 시스템 전체 성능에 큰 영향을 미칩니다. 이에 따라, 입력 신호의 워드길이 감소, 비트리버설 메모리 최적화, 파이프라인 구조의 효율적 설계 등 다양한 메모리 감소 기법을 개발하고 있습니다. 특히, SDF(Single-path Delay Feedback), MDF(Multi-path Delay Feedback), MDC(Multi-path Delay Commutator) 등 다양한 파이프라인 구조를 적용하여, 첫 두 스테이지에서 전체 메모리의 75% 이상을 차지하는 문제를 해결하기 위한 혁신적인 설계 방법을 제안하였습니다. 이러한 방법들은 실제 1024포인트, 2048포인트 FFT/IFFT 설계에 적용되어, 기존 방식 대비 최대 40% 이상의 메모리와 전력 소모를 절감하는 성과를 보였습니다. 또한, CSD(Canonic Signed Digit) 곱셈기 등 특화된 연산 블록을 도입하여, 복소 곱셈기의 하드웨어 면적과 연산 지연을 최소화하였습니다. 이러한 연구 성과는 WiFi, 5G, WiMAX, UWB 등 차세대 무선 통신 시스템뿐만 아니라, 영상처리, 생체 신호처리 등 다양한 응용 분야에 적용되고 있습니다. 앞으로도 본 연구실은 통신 시스템의 고성능화와 저전력화를 위한 FFT/IFFT 프로세서 및 관련 하드웨어 설계 기술을 지속적으로 발전시켜 나갈 예정입니다.