5년 동안 analog, digital, heterogeneous CIM을 개발하고 최적화하여, 최종적으로는 기존의 자율주행 칩의 성능을 뛰어넘는 45 TOPS/W와 4.5 TOPS/mm를 달성하는 것을 목표로 하는 연구 계획입니다.

본 연구의 목표를 달성하기 위한 4대 연구내용은 아래와 같다. 1) Nanosheet SRAM 최적 사이징 및 보조회로 개발: 구성 transistor들 사이의 drivability차이로 read와 write margin이 결정되는 SRAM bitcell은 동작전압을 낮출 경우 read와 write margin이 동시에 작아진다. 특히 nanosheet SRAM에서는 N/P imbalance, PVT variation 의해 추가적인 성능 저하가 나타나기 때문에 이를 보상하기 위해 read, write 동작 보조를 위한 회로들이 필수적이다. 제안 연구에서는 미세한 사이징 가능한 nanosheet transistor의 특징을 활용, 여러 사이징에서 다양한 read 및 write 보조회로를 사용할 때의 공급전압, read 및 write speed, 전력소모 등을 비교하며 이를 통해, 다양한 SRAM 조합에서 최적의 사이징과 그에 적합한 보조회로를 개발한다. 2) 저전압에서 안정적으로 동작하기 위한 저전력 SRAM 설계 기술: SRAM read 동작과 관련하여, nanosheet 기반 SRAM에서는 BL의 capacitance 증가로 인해 read 동작 시 전력 소모가 심화된다. 또한 WL, BL, Cell VDD, Cell VSS와 같이 capacitance가 큰 node 전압을 조절하는 write 보조회로에서도 parasitic capacitance가 증가하는 nanosheet의 영향으로 전력 소모는 더욱 증가하게 된다. Read 및 write 동작 모두 동작 전압을 낮출 경우 충분한 수율 확보를 위하여 전력 소모는 더욱 심화된다. 본 연구에서는 data read 에 필요한 ΔVBL의 크기를 감소시킴으로써 BL precharge에 필요한 전력 소모를 줄이는 저전력 SRAM read 연구를 수행하며 bitcell에 따라 margin 확보에 필요한 최소의 전압 조절만 수행하여 write 에너지를 줄이는 연구를 수행한다. 3) Temperature-aware SRAM 설계: Nanosheet FET의 self-heating 현상으로 인해 최대 SRAM 동작 온도가 올라갈 것으로 예측되며, 이는 read stability 감소와 write ability의 증가를 야기시키고 누설전류 증가에 의한 영향으로 SRAM에 sensing에 필요한 △VBL 값이 작아지는 문제 또한 발생된다. 본 연구에서는 온도 증가에 따라 read 및 write margin 확보에 필요한 최적의 WL/BL 전압 레벨을 분석하고 그 결과를 바탕으로 SRAM 내부의 온도를 감지하며, 최종적으로 WL/BL 전압 레벨을 조절함으로써 read 및 write margin을 최대화시키는 회로를 개발한다. 또한 △VBL 저하를 최소화하기 위해 BL precharge 전압을 효과적으로 조절하여 sub-threshold 누설 전류를 줄이기 위한 연구를 진행하며 최대의 △VBL을 갖는 sensing 회로 연구를 수행한다. 4) Parasitic RC-aware SRAM 설계: Nanosheet 기반의 SRAM에서는 WL과 BL의 parasitic RC의 증가로 WL rising 및 BL develop time 또한 증가하게 되며, WL driver 또는 write driver를 기준으로 각각의 near-bitcell 및 far-bitcell에서 performance 차이를 심화시킨다. 즉, bitcell의 위치에 따라 요구되는 보조회로 구동정도도 달라지지만, 기존 SRAM array에서는 각 성능별로 worst bitcell의 위치를 기준으로 margin을 확보하고 있어 불필요한 에너지가 소모되거나 성능 개선이 저하되는 한계점이 있다. 본 연구에서는 nanosheet에서 심화되는 parasitic RC에 의한 SRAM 성능 저하를 해결하기 위해 빠른 속도로 WL rising 및 BL develop을 위한 회로를 개발하며, bitcell의 위치에 따라 보조회로의 구동정도를 조절하여 에너지 낭비를 최소화 하는 연구를 수행한다.

본 연구의 목표를 달성하기 위한 4대 연구내용은 아래와 같다. 1) Nanosheet SRAM 최적 사이징 및 보조회로 개발: 구성 transistor들 사이의 drivability차이로 read와 write margin이 결정되는 SRAM bitcell은 동작전압을 낮출 경우 read와 write margin이 동시에 작아진다. 특히 nanosheet SRAM에서는 N/P imbalance, PVT variation 의해 추가적인 성능 저하가 나타나기 때문에 이를 보상하기 위해 read, write 동작 보조를 위한 회로들이 필수적이다. 제안 연구에서는 미세한 사이징 가능한 nanosheet transistor의 특징을 활용, 여러 사이징에서 다양한 read 및 write 보조회로를 사용할 때의 공급전압, read 및 write speed, 전력소모 등을 비교하며 이를 통해, 다양한 SRAM 조합에서 최적의 사이징과 그에 적합한 보조회로를 개발한다. 2) 저전압에서 안정적으로 동작하기 위한 저전력 SRAM 설계 기술: SRAM read 동작과 관련하여, nanosheet 기반 SRAM에서는 BL의 capacitance 증가로 인해 read 동작 시 전력 소모가 심화된다. 또한 WL, BL, Cell VDD, Cell VSS와 같이 capacitance가 큰 node 전압을 조절하는 write 보조회로에서도 parasitic capacitance가 증가하는 nanosheet의 영향으로 전력 소모는 더욱 증가하게 된다. Read 및 write 동작 모두 동작 전압을 낮출 경우 충분한 수율 확보를 위하여 전력 소모는 더욱 심화된다. 본 연구에서는 data read 에 필요한 ΔVBL의 크기를 감소시킴으로써 BL precharge에 필요한 전력 소모를 줄이는 저전력 SRAM read 연구를 수행하며 bitcell에 따라 margin 확보에 필요한 최소의 전압 조절만 수행하여 write 에너지를 줄이는 연구를 수행한다. 3) Temperature-aware SRAM 설계: Nanosheet FET의 self-heating 현상으로 인해 최대 SRAM 동작 온도가 올라갈 것으로 예측되며, 이는 read stability 감소와 write ability의 증가를 야기시키고 누설전류 증가에 의한 영향으로 SRAM에 sensing에 필요한 △VBL 값이 작아지는 문제 또한 발생된다. 본 연구에서는 온도 증가에 따라 read 및 write margin 확보에 필요한 최적의 WL/BL 전압 레벨을 분석하고 그 결과를 바탕으로 SRAM 내부의 온도를 감지하며, 최종적으로 WL/BL 전압 레벨을 조절함으로써 read 및 write margin을 최대화시키는 회로를 개발한다. 또한 △VBL 저하를 최소화하기 위해 BL precharge 전압을 효과적으로 조절하여 sub-threshold 누설 전류를 줄이기 위한 연구를 진행하며 최대의 △VBL을 갖는 sensing 회로 연구를 수행한다. 4) Parasitic RC-aware SRAM 설계: Nanosheet 기반의 SRAM에서는 WL과 BL의 parasitic RC의 증가로 WL rising 및 BL develop time 또한 증가하게 되며, WL driver 또는 write driver를 기준으로 각각의 near-bitcell 및 far-bitcell에서 performance 차이를 심화시킨다. 즉, bitcell의 위치에 따라 요구되는 보조회로 구동정도도 달라지지만, 기존 SRAM array에서는 각 성능별로 worst bitcell의 위치를 기준으로 margin을 확보하고 있어 불필요한 에너지가 소모되거나 성능 개선이 저하되는 한계점이 있다. 본 연구에서는 nanosheet에서 심화되는 parasitic RC에 의한 SRAM 성능 저하를 해결하기 위해 빠른 속도로 WL rising 및 BL develop을 위한 회로를 개발하며, bitcell의 위치에 따라 보조회로의 구동정도를 조절하여 에너지 낭비를 최소화 하는 연구를 수행한다.

비휘발성 소자를 이용한 뉴럴 네트워크 가속기의 성능 향상을 위한 회로 및 아키텍처 기술 개발 및 검증 개발된 소자 특성을 모델링하고 모델링 정보 및 전류 분포 특성, 구동 에너지 등을 반영하여 뉴럴 네트워크 아키텍처의 성능 (추론 Accuracy, 전력소모, 학습을 위해 필요한 endurance 등)을 예측하고 시스템 요구사항을 파악하기 위한 framework 개발 개발된 소자를 이용한 computing in memory (CIM) 구성 회로 설계 시 작은 사이즈 및 적은 전력소모로 sensing margin을 향상시켜 높은 output bit precision 달성을 위한 최적의 readout 회로 기술 연구 및 개발 최소의 전력소모로 높은 연산 효율을 가지는 고성능 multi-bit 뉴럴 네트워크 아키텍처 구현을 위한 CIM array 배열 기술 연구 및 개발 CIM 연산 시 연산 효율을 높이면서 소자 특성 및 CIM array 구성에 적합한 multi-bit input 구현을 위한 기술 연구 및 개발 소자 및 CIM 구성 회로에서 발생하는 Process, voltage, temperature (PVT) variation에 의한 MAC 연산 값의 error를 최소화하기 위한 calibration 회로 연구 및 개발 비휘발성 소자를 이용한 뉴럴 네트워크 가속기 회로의 구성 및 성능 검증 소자 연구팀에서 개발한 새로운 융합소자의 전류 분포 및 다치레벨 특성을 SRAM으로 mimic하여 대규모 array를 구성 및 CIM 구현하여 Accuracy 및 에너지 효율 검증 소자 연구팀에서 제작한 융합소자 array prototype과 설계한 CIM 구성 회로를 결합하여 신뢰성 검증 및 성능 평가