CHIPER(CHIP+er) Laboratory
계찬호 교수
고속 직렬 링크
SAR ADC
PLL
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CHIPER(CHIP+er) Laboratory
계찬호 교수
CHIPER 연구실은 고속 직렬 링크, 클럭 생성 회로, 데이터 변환기, 프로세스 인-메모리 컴퓨팅 및 바이오메디컬 회로를 포함한 혼성신호 및 고속 IC 설계를 수행합니다. 연구실은 최근 고속 메모리 테스터 환경을 목표로 하는 SerDes 회로, 광대역 PLL 기반 클럭 생성기, 고속 SAR ADC의 회로 및 아키텍처 설계를 집중적으로 다루고 있습니다. CMOS 공정을 기반으로 고주파 동작, 신호 무결성, 에너지 효율을 고려한 회로 구현을 수행하며, 메모리 인터페이스와 테스트 장비 연동성을 지원하는 시스템 레벨 설계 역량을 보유합니다. 또한 산업계 요구에 맞춘 실용적 회로 기술 개발을 병행하여 고속 인터페이스 및 테스트 영역에서 활용 가능한 원천 기술을 확보하고 있습니다.
고속 직렬 링크SAR ADCPLL트랜시버 회로CMOS Mixed-Signal IC
대표 연구 분야
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고속 SAR ADC 설계 기술
High-Speed SAR ADC Design Technologies
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고속 직렬 링크 및 트랜시버 회로
High-Speed Serial Link and Transceiver Circuits
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고주파 클럭 생성 및 PLL 기반 회로
High-Frequency Clock Generation and PLL-Based Circuits
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연구 성과 추이
표시된 성과는 수집된 데이터 기준으로 산출되며, 일부 차이가 있을 수 있습니다.
주요 논문
4
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1
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2026A 48-Gb/s PAM-4 Transceiver With Transition Boosting and RLM Calibration for Next-Generation Memory Interface Testing
Chan‐Ho Kye, Daeho Yun, Jeonghyeon Han, Minsu Park, Kahyun Kim, Kyungmin Baek, Eonhui Lee, Woo-Seok Choi, Jeong Deog-Kyoon, Jooyeol Rhee
IF 3.1 (2026)
IEEE Transactions on Very Large Scale Integration (VLSI) Systems
As the demand for high-speed memory interfaces continues to grow, the need for effective testing methodologies becomes increasingly critical. Traditional automatic test equipment (ATE) systems are limited in their capability to test advanced signaling methods such as pulse amplitude modulation-4 (PAM-4) due to their reliance on non-return-to-zero (NRZ) signaling. This article presents a PAM-4 transceiver designed to bridge the gap between the tester and the memory, boosting the PAM-4 testing data rate up to 48 Gb/s using existing NRZ-based ATE. The proposed work provides enhanced transition slope and ratio level mismatch (RLM) control through precise gate voltage adjustment, resulting in improved test accuracy. The prototype was fabricated in 40-nm CMOS technology and occupies an active area of 2.34 mm2. The proposed work operates at 48 Gb/s/pin, demonstrating an energy efficiency of 1.85 pJ/bit in write mode and 2.97 pJ/bit in read mode for the PAM-4 test, respectively.
https://doi.org/10.1109/tvlsi.2025.3647067
Boosting (machine learning)
Transceiver
CMOS
Voltage
Automatic test equipment
Interface (matter)
Efficient energy use
Calibration
2
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2024Design Methodology for Compact Single-Channel 3-Stage Capacitor-Array-Assisted Charge-Injection DAC-Based SAR ADC
Chan‐Ho Kye, Yu-Jin Byeon, Kyojin Choo, Min-Seong Choo
IF 5.2 (2024)
IEEE Transactions on Circuits and Systems I Regular Papers
This article presents a design methodology for compact single-channel 1 GS/s 8-bit 3-stage capacitor-array-assisted charge-injection DAC-based SAR ADC. A detailed framework of an information rate density (IRD) is mainly investigated in this work. With the proposed framework, an 8-bit prototype ADC reaches the highest IRD thanks to the optimum choice of DAC construction. To improve the performance of the ADC, we propose various circuit techniques such as 1) DC dependence compensation of charge-injection cell (ci-cell), 2) up-then-down DAC switching sequence, and 3) metastability detection to prevent the sparkle code error. The prototype ADC was fabricated in a 28-nm CMOS process and occupies an ultra-compact active area of 0.000261 mm2, the smallest among the previously reported designs. At a 1.0 V supply voltage and 1 GS/s operation, the proposed ADC achieves an SNDR of 43.5 dB and dissipates 2.61 mW at the Nyquist rate, resulting in the state-of-the-art IRD of 470 TS/s conv/mm2.
https://doi.org/10.1109/tcsi.2024.3418784
Successive approximation ADC
Capacitor
Electronic engineering
Channel (broadcasting)
Computer science
Electrical engineering
Voltage
Engineering
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2024A 4.5-to-14 GHz PLL-based Clock Driver with Wide-range 3-shaped LC-VCOs for GDDR6 DRAM Test
Chan‐Ho Kye, Jihee Kim, Deog‐Kyoon Jeong, Min-Seong Choo
IF 0.5 (2024)
JSTS Journal of Semiconductor Technology and Science
This letter presents a 4.5-to-14 GHz phase-locked loop (PLL)-based clock driver with wide-range 3-shaped LC-VCOs for GDDR6 DRAM test. We use two frequency modes to generate a write clock (WCK) from DC-to-14 GHz. In low-frequency mode under 4.5 GHz, the input from the automatic test equipment (ATE) is bypassed to WCK output. In high-frequency mode, PLL supports high-frequency WCK with good phase noise employing LC-VCOs. We propose 3 LC-VCOs to cover 48 frequency bands which support a frequency range from 4.5-to-14 GHz. Moreover, the current-mode driver with output common mode level control is proposed to provide programmability of the received clock input crossing point for the GDDR6 DRAM test. The prototype chip was fabricated in a 40 nm CMOS technology. The measured frequency tuning range is from 4.5-to-14 GHz with a tuning ratio of 102.7 %. The measured output common mode peak-to-peak difference is 200 mV. The measured integrated RMS jitter is 129 fsrms at 7 GHz, 180 fsrms at 11 GHz, and 365 fsrms at 14 GHz, respectively.
https://doi.org/10.5573/jsts.2024.24.3.284
Phase-locked loop
Dram
Voltage-controlled oscillator
Electrical engineering
Embedded system
Computer science
Electronic engineering
Computer hardware
Engineering
Phase noise
Voltage
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테스트 보조 유닛
상태
공개출원연도
2023출원번호
1020230039947Circuit providing load isolation and noise reduction
상태
등록출원연도
2009출원번호
12422853PROJECTOR WITH ROTATABLE LENS MODULE
상태
공개출원연도
2006출원번호
11423963연구실 하이라이트
연구실의 정보를 AI가 요약해서 키워드 중심으로 정리해두었어요
세계최고
세계 최고 정보율 밀도의 초소형 ADC
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상용화성공
차세대 메모리 테스트를 위한 48Gb/s PAM-4 송수신기
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권위있는성과
세계 최고 권위 학회(ISSCC/VLSI)가 인정한 연구 역량
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기술파급력
초고속·초저전력 직렬 링크(SerDes) 핵심 기술
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융합기술
PIM 컴퓨팅과 바이오메디컬로 확장되는 회로 설계 기술
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연구자역량
글로벌 Top 티어 기관 경력의 연구 책임자
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