Bit Engineering 연구실은 인공지능(AI)과 무선 통신 분야에 최적화된 맞춤형 디지털 반도체 시스템 설계에 중점을 두고 있습니다. 연구실은 최신 AI 알고리듬과 무선 통신 프로토콜을 분석하여, 해당 응용 분야에 가장 적합한 하드웨어-소프트웨어 통합 시스템 온 칩(SoC) 아키텍처를 개발합니다. 이를 위해 상위수준 언어(C, C++, SystemC)와 Verilog, 그리고 다양한 반도체 설계 자동화(EDA) 도구를 활용하여, 설계 초기 단계에서부터 기능 및 성능 검증을 체계적으로 수행합니다. 특히, 연구실은 온칩 메모리, 고성능 버퍼, 고대역폭 메모리 등 다양한 메모리 계층 구조와 하드웨어 가속기, 프로세서, 칩렛 이종 집적 기술을 통합하여 전체 시스템의 성능과 효율성을 극대화합니다. 이러한 연구는 인공지능 신경망 가속기, 무선 통신용 MAC 계층, IoT 임베디드 프로세서 등 다양한 실용적 시스템에 적용되고 있습니다. 또한, 가상 플랫폼 개발 및 프로파일링을 통해 하드웨어와 소프트웨어의 최적 분할을 실현하고, 상위 수준 합성과 로직 합성을 통해 실제 하드웨어 구현까지 이어집니다. 이러한 맞춤형 디지털 반도체 시스템 설계는 차세대 인공지능 및 무선 통신 기술의 발전을 선도하며, 고성능·저전력·소형화라는 산업적 요구를 충족시키는 데 중요한 역할을 하고 있습니다. BitE Lab의 연구는 ASIC 및 FPGA 설계 흐름에서의 상위 수준 모델링과 IP 설계, 그리고 칩렛 기반의 이종 집적 기술까지 포괄하며, 미래 지능형 시스템의 핵심 인프라를 구축하는 데 기여하고 있습니다.

BitE Lab은 인공지능 신경망, 특히 컨볼루션 신경망(CNN)과 같은 딥러닝 모델의 효율적인 하드웨어 가속기 설계와 데이터플로우 최적화에 집중하고 있습니다. 연구실은 CNN 가속기의 성능을 극대화하기 위해 메모리 데이터 레이아웃, DMA 전송 기법, 온칩 메모리 크기와 구조, 그리고 Scatter Network와 같은 핵심 아키텍처 요소를 심층적으로 연구합니다. 이를 통해 연산량이 많은 신경망 모델에서도 데이터 이동 병목을 최소화하고, 하드웨어 자원의 효율적 배분을 실현합니다. 특히, 연구실은 다양한 데이터플로우 기법(WS, RS, OS, NLR 등)과 루프 타일링, 멀티코어 아키텍처, Scatter Network 최적화, 뱅크 할당 등 첨단 설계 기법을 활용하여 하드웨어 가속기의 성능을 정량적으로 분석하고 최적화합니다. 이러한 연구는 실제 ASIC 및 FPGA 구현뿐만 아니라, Pre-RTL 시뮬레이터 개발, 성능 예측 알고리즘, 설계 공간 탐색(DSE) 등 소프트웨어적 접근과도 긴밀히 연계되어 있습니다. 이러한 신경망 하드웨어 가속기 및 데이터플로우 최적화 연구는 인공지능 응용의 실시간 처리, 저전력 동작, 고성능 연산 등 산업적 요구에 부합하는 혁신적인 솔루션을 제공합니다. BitE Lab의 연구 결과는 삼성미래기술육성센터, 한국연구재단 등 다양한 국가 및 산업체 과제에 적용되고 있으며, 실제 제품화와 기술 이전에도 활발히 활용되고 있습니다.