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박성경 연구실
부산대학교 전기전자공학부 박성경 교수
시스템온칩(SOC) 가속기
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박성경 연구실

부산대학교 전기전자공학부 박성경 교수

박성경 연구실은 전기전자공학부에서 디지털 시스템과 시스템온칩 구현을 중심으로 연구를 수행합니다. 무선 통신에서는 4G/LTE 디지털 프론트엔드에서 디시메이션 체인, DC 오프셋 보상, Farrow interpolator 기반 분수 샘플레이트 변환, 디지털 믹서 제어를 포함해 간섭 요구사항을 만족시키는 ASIC 구현 절차를 연구합니다. WLAN에서는 preamble 기반 링크 적응과 ACK 보정 로직, SNR 및 mutual information을 특징으로 하는 신경망 기반 링크 적응을 개발하고, SystemC 모델링과 FPGA MAC 아키텍처 최적화를 통해 처리량과 지연을 분석합니다. 또한 CNN 가속기의 loop tiling 성능 모델과 리소스 제약 기반 타일 크기 최적화를 통해 heterogeneous SoC를 위한 설계 공간 탐색 방법을 확보합니다.

시스템온칩(SOC) 가속기RF 디지털 프론트엔드디지털 보상WLAN 링크 적응신경망 기반 MCS 선택
대표 연구 분야
연구 영역 전체보기
디지털 보상 기반 RF 디지털 프론트엔드 및 무선 송수신 ASIC 구현 thumbnail
디지털 보상 기반 RF 디지털 프론트엔드 및 무선 송수신 ASIC 구현
RF Digital Front-End with Digital Compensation for 4G/LTE Transceivers
연구 분야 상세보기
신경망 기반 WLAN 링크 적응 및 FPGA MAC 효율화 thumbnail
신경망 기반 WLAN 링크 적응 및 FPGA MAC 효율화
Neural-Network-Based WLAN Link Adaptation and FPGA MAC Efficiency
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CNN 구조 개선과 가속기 타일링 최적화를 결합한 ML SoC 구현 thumbnail
CNN 구조 개선과 가속기 타일링 최적화를 결합한 ML SoC 구현
Combined CNN Architecture Improvement and Accelerator Tiling Optimization for ML SoC
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연구 성과 추이
표시된 성과는 수집된 데이터 기준으로 산출되며, 일부 차이가 있을 수 있습니다.
주요 논문
5
논문 전체보기
1
Article
|
·
인용수 0
·
2025
WLAN Link Adaptation Based on Neural Networks
Chester Sungchung Park, Sungkyung Park
IF 1 (2025)
Journal of Circuits Systems and Computers
두 개의 특징(SNR 및 상호정보)을 사용하는 두 개의 신경망을 WLAN 표준을 만족하도록 목표화한 링크 적응에 적용한다. 신경망 기반 링크 적응의 유용성은 WLAN에서 검증되며, 또한 처리율(throughput)과 지연(latency)을 통해 성능을 분석하여 전통적 접근 대비 신경망 기반 링크 적응이 제공하는 실질적 이득을 도출한다. top-1 오차의 경우 다층 퍼셉트론에서 정확도 91.2%, 합성곱 신경망에서 95%를 보인다. 상호정보 기반 및 SNR 기반 분류의 히스토그램 분포로부터, 상호정보가 합성곱 신경망 기반 링크 적응에서 추출되는 특징으로서 SNR보다 더 좋거나 비슷한 수준으로 기능할 수 있다는 추정을 한다.
https://doi.org/10.1142/s0218126625200014
Link (geometry)
Adaptation (eye)
Computer science
Link adaptation
Artificial neural network
Computer network
Artificial intelligence
Neuroscience
Psychology
Fading
2
Article
|
인용수 0
·
2025
CNN Accelerator Performance Dependence on Loop Tiling and the Optimum Resource-Constrained Loop Tiling
Chester Sungchung Park, Sungkyung Park
IF 4.2 (2025)
IEEE Access
본 논문은 루프 타일링(loop tiling)에 따른 합성곱 신경망(CNN) 가속기 성능의 의존성을 분석한다. 보다 구체적으로, CNN 가속기 성능의 폐형식(closed-form) 표현에 기초하여, 타일 크기에 대한 의존성은 도함수(derivative), 점근선(asymptote) 및 계산 제한 조건과 통신 제한 조건 간 전환점(switching point)으로 특성화된다. 본 분석은 불필요한 정적 랜덤 액세스 메모리(SRAM) 크기 증가를 피하면서 요구되는 성능을 달성하기 위해 타일 크기를 어떻게 결정하는지에 대한 유용한 통찰을 제공한다. 또한 본 논문은 CNN 가속기를 위한 자원 제약 하의 최적 루프 타일링을 다룬다. 온칩 버퍼 크기 또는 곱셈-누산(MAC) 배열 크기에 대한 제약이 주어졌을 때, 성능을 최대화하도록 타일 크기를 최적화한다. 최적 타일 크기에 대한 폐형식 표현은 최대 성능을 위해 사용 가능한 하드웨어 자원을 어떻게 배분할지에 대한 유용한 통찰을 제공한다. 성능 평가 결과, 제안된 타일 크기는 거의 최대 성능을 달성하며, 이는 완전 탐색에 의존하지 않고 타일 크기를 최적화할 수 있게 해 설계 공간 탐색(design space exploration)을 가속한다.
https://doi.org/10.1109/access.2025.3532790
Loop tiling
Loop (graph theory)
Computer science
Loop fusion
Parallel computing
Loop fission
Algorithm
Mathematics
Combinatorics
Operating system
3
Article
|
인용수 0
·
2024
High-Performance Medium Access Control Digital System Design for WLAN
C. S. Park, Sungkyung Park
The Journal of the Korean Institute of Information and Communication Engineering
이 논문에서는 높은 스루풋 성능을 보이는 IEEE 무선 근거리망 (WLAN) 매체 접속 제어 (MAC) 시스템의 FPGA 구현을 소개한다. 최적의 설계 절차를 위해, 기존 구조의 스루풋 병목을 분석하고, SystemC 기반 트랜잭션 수준 모델의 모의실험을 이용해 스루풋을 개선했다. 또한, 하드웨어-소프트웨어 분할 기법 및 송신 큐를 써서 기존의 MAC 아키텍처를 개선하였다. 물리 계층 속도 600Mbps에서 제안하는 아키텍처의 MAC 효율은, 레거시 MAC 아키텍처에 비해 음성과 비디오 접속 카테고리에서 각각 4배와 4.35배 증가하였다. 구현된 결과는 비디오 접속 카테고리 패킷이 물리 계층 속도 600Mbps에서 MAC 스루풋 450Mbps로 전송될 수 있음을 보임으로써, MAC 효율 75%를 달성하였다. 또한, 제안하는 시스템 아키텍처의 자원 이용률은 Xilinx Virtex5LX330 FPGA 프로토타이핑 보드 상에서 14%였다.
https://doi.org/10.6109/jkiice.2024.28.3.319
Field-programmable gate array
Access control
Computer science
Embedded system
SystemC
Media access control
Network allocation vector
Computer hardware
Computer network
IEEE 802.11
최신 정부 과제
3
과제 전체보기
1
주관|
2018년 6월-2023년 5월
|250,000,000원
뉴럴넷 및 머신러닝에 적합한 맞춤형 heterogeneous SoC 구현에 대한 연구
본 과제는 머신러닝/딥러닝 추론에 최적화된 맞춤형 H/W-S/W 통합 SoC/NoC, 특히 뉴럴넷용 전용 프로세서·하드웨어 가속기·맞춤형 메모리·on-chip network(OCN)를 설계하는 연구임. 연구목표는 dataflow에 맞춰 재구성 가능한 아키텍처의 가속기를 구현하고 S/W 최적화 기법·설계공간 탐색을 수행해 heterogeneous SoC를 완성하는 데 있음. 핵심 연구내용은 pre-RTL cycle-accurate 통합 시뮬레이터 및 customized ISA/ASIP, S/W-H/W controlled cache·pipelined DMA, 뉴럴넷/머신러닝용 온칩 인터커넥트, dual-core/multicore 확장, domain-specific inference accelerator의 tiling·data reuse·dataflow·zero 처리/압축 기법 적용임. 기대효과는 다양한 산업의 AI 응용에 소형·저전력 성능을 제공하고 관련 인재를 양성하는 파급효과로 나타남.
머신러닝
뉴럴 네트워크
맞춤형 프로세서
가속기
메모리 구조
온칩 네트워크
설계 공간 탐색
이종 시스템반도체
2
주관|
2015년 6월-2018년 5월
|150,471,000원
차세대 Wi-Fi의 MAC 계층을 위한 ASIP 내장형 SoC 연구
본 과제는 IoT에서 중요해지는 Wi-Fi의 MAC 계층을 SoC로 구현하기 위한 연구임. 하드웨어를 많이 만들던 방식에서 S/W를 늘려 비용을 낮추고 유연성(flexibility)을 확보하는 구성이 목표임. 연구 목표는 차세대 Wi-Fi MAC을 만족하는 H/W-S/W 통합 MAC SoC를 설계하고, 범용 프로세서 대신 ASIP를 내장하는 구조를 만드는 것임. 연구내용은 1차년도 802.11ac MAC 요구조건 프로토타이핑과 ASIP 설계, 2차년도 11e MAC SoC 블록을 11ac S/W로 전환하며 아키텍처 수정, 3차년도 성능 검증과 MAC-PHY 통합 평가 및 범용 프로세서 대비 비교 수행임. 기대효과는 국내 Wi-Fi용 SoC 일부 국산화 및 중소기업 공급, 국내 기술 지원 용이, 전문인력 양성임.
매체 접속 제어
전용 명령어 집합 프로세서
무선 근거리 망
시스템 온 칩
802.11ac
사물 인터넷
3
주관|
2011년 5월-2014년 4월
|148,200,000원
직접 자동 주파수 제어용 디지털 델타-시그마 변조기 기반 A-GPS 위상 잠금 루프
본 연구는 A-GPS에 필요한 자동 주파수 제어용 고리형 발진기 기반 위상 잠금 루프의 개발을 목표로 한다. 이 연구를 통하여 동작 신뢰성이 높은 저전력, 저잡음, 고해상도 및 짧은 AFC 처리 시간을 갖는 디지털-아날로그 혼성 신호용 위상 잠금 루프를 구현할 수 있다. 이러한 저전력 클락 서브시스템의 연구개발을 통하여 설계요소기술을 확보한다.
위상 잠금 루프
디지털 델타-시그마 변조기
직접 자동 주파수 제어
클락 회로
위상 잡음
고리형 발진기
디지털 계수기
지터
A-GPS
최신 특허
특허 전체보기
상태출원연도과제명출원번호상세정보
소멸2013카운터 기반 멀티 사이클 프로세서 제어 장치1020130060447
소멸2013분수 분주형 위상 고정 루프, 이를 포함하는 시스템 온 칩 및 전자 장치1020130056550
소멸2006자동 이득 조절을 위한 검출기1020060122393-
전체 특허

카운터 기반 멀티 사이클 프로세서 제어 장치

상태
소멸
출원연도
2013
출원번호
1020130060447

분수 분주형 위상 고정 루프, 이를 포함하는 시스템 온 칩 및 전자 장치

상태
소멸
출원연도
2013
출원번호
1020130056550

자동 이득 조절을 위한 검출기

상태
소멸
출원연도
2006
출원번호
1020060122393