이 논문은 저변조지수(MI) 상황을 위해 설계된 무선 전력 및 데이터 전송(WPDT) 시스템을 소개하며, 특히 스마트 콘택트렌즈(SCLs)를 대상으로 한다. 이식형 의료기기에 사용하는 기존 WPDT 시스템은 로드-시프트 키잉(LSK)을 이용하며, 무선 데이터 전송(WDT)에 충분한 MI를 확보하기 위해 근접성을 전제로 한다. 그러나 SCL 응용은 소형 안테나와 SCL과 외부 리더(RX) 장치 사이의 거리 증가로 인해 MI가 낮아지며, 이로 인해 WDT에서 병목 현상이 발생한다. 제안된 WPDT 시스템은 저 MI 조건에서 신호대잡음비(SNR)를 개선하기 위해 데이터 전송률의 트레이드오프를 사용하는 적분형 수신기를 구현함으로써 이러한 한계를 극복하여, 더 긴 거리에서도 견고한 데이터 통신을 지원한다. 제안된 시스템은 433-MHz WPDT 시스템의 전체 체인에서 RX와 트랜스폰더(TX)라는 두 개의 동시 최적화 칩을 사용한다. MI가 0.1%일 때, 시스템은 비트 오류율(BER)이 $4\times 10^{-6}$ 미만을 달성하여, 이전에 보고된 최우수 결과에 비해 250배 이상 향상됨을 보여준다. 설계된 IC는 0.18- $\mu$ m CMOS 기술을 사용하여 제작되었다. SCL 프로토타입은 루프 안테나, 저항성 안압(IOP) 센서, 그리고 TX 칩을 포함한다. 전체 시스템은 3-D 프린팅된 안구 모델을 이용한 시험관 내(in vitro) 검증과, 살아있는 토끼를 이용한 생체 내(in vivo) 검증을 통해 모두 확인되었다. 본 연구는 저 MI 환경에서의 거리 제한이라는 고유한 과제를 해결함으로써, SCL과 같은 소형 생의학 기기에서의 WPDT를 가능하게 한다.

짧은 제어 펄스는 스펙트럼을 넓히고, 약한 비조화(anharmonic) 큐비트에서 원치 않는 ∣1$⟩\leftrightarrow \mid$2〉 전이를 유도한다. 우리는 수동 하드웨어 완화(passive hardware mitigation)를 제안한다. 즉, 큐비트 구동 라인에 정전용량 결합된 사분파(quarter-wavelength, λ/4) 공진기를 배치하여 f12에서 노치(notch)를 형성하되 f01은 크게 영향을 받지 않도록 한다. 밀리켈빈 온도에서 초전도 소자로 구현된 이 필터는 높은 QL을 가지며, 날카롭게 국소화된 저손실 정지대역(stopband)을 보인다. 결합 정전용량은 Qc를 결정하며, 노치의 깊이와 폭(linewidth)을 리소그래피(lithographic) 방식으로 조절할 수 있다. 시뮬레이션과 극저온 환경에서의 cryogenic S21 측정은 최소값이 명확하게 형성되며 오프-공진(off-resonant) 왜곡이 최소화됨을 확인한다. 큐비트 설정에 통합했을 때, 이 필터는 짧은 펄스 누설(leakage)을 억제한다. 분광(spectroscopy)은 f12 특징을 감소시키고, IQ-plane 데이터는 안정적인 ∣e〉 클러스터를 보여준다. 펄스 길이($T_{\mathrm{p}}$) = 6 ns에서 $f_{12}$ 피크-높이 비율은 약 ∼7 dB 감소한다. 이 접근은 완전히 수동적이며 배선(wiring) 없이 구현되고 확장성이 높으며, 더 짧은 엔벨로프 또는 더 작은 DRAG 가중치를 가능하게 함으로써, 비가역 변형 제거(derivative removal by adiabatic gate, DRAG)에 더해준다.

이 논문은 초전도 큐비트용 냉동( cryo ) CMOS 양자 제어기 IC를 제시한다. 제안된 전역(global) 동기화 클록 시스템은 공통 기준 클록에 의해 구동되는 다수의 위상 고정 루프(PLL)를 이용하여 내부에서 서로 다른 로컬 오실레이터(LO) 주파수를 생성한다. 이는 스펙트럼 관리에 대한 유연성을 제공함과 동시에 대규모 양자 제어기로 확장하기 위한 확장성도 제공한다. 테스트 칩에는 2개의 PLL, 4개의 펄스 변조 채널, 2개의 수신 채널이 포함된다. 40-nm CMOS로 구현된 칩은 3.5 K에서 모든 기능을 완전하게 수행한다. 설계된 펄스 변조기 회로는 기대되는 충실도 99.99%에 대한 사양에 맞게 검증되었다.

물리적으로 복제 불가능한 함수(physically unclonable function, PUF)는 명시적 증폭기를 사용하거나 발진기에서 신호 경로가 동일한 지연 스큐를 반복적으로 겪도록 하여, 무작위로 주어진 소규모 공정 불일치를 증폭하는 회로로 구현되어 왔다. 증폭기 기반 접근은 빠른 응답을 제공하지만, 증폭의 첫 단계에서 잡음에 취약하다. 반면 발진기 기반 방식은 양호한 잡음 면역성을 달성하는 데 있어 디지털 출력이 형성되기까지 더 긴 시간이 필요하다. 본 연구는 발진기 붕괴(collapse) 토폴로지에서 공정 스큐 증폭 방식을 결합한 하이브리드 아키텍처를 활용하는 PUF 회로를 제안한다. 제안된 방식은 두 접근의 단점을 보완하면서도 그 장점, 즉 공정 변이에 대한 높은 민감도와 잡음에 대한 우수한 면역성을 동시에 달성한다. 짝수 단계 링 오실레이터(RO)의 전원 레일은 다이오드 기반 임계값 샘플링 블록으로부터 교대로 공급된다. 128개의 PUF 셀이 배열된 IC가 40-nm CMOS 공정으로 제작되었으며, 고유(native) 비트 오차율(BER)은 0.027%이다. 3.64% 마스킹을 적용한 7-b 시간 다수결 투표(TMV7) 처리는 명목 조건에서 오류 없는 동작을 보여준다. 또한 전압 범위 0.7–1.4 V 및 온도 범위 −40 °C에서 125 °C까지의 조건에서 최악의 경우 BER이 0.0019%임을 보인다.

본 논문은 초저전력(ULP) 응용을 위한 타이머로 설계된 새로운 비-RC, 누설 기반 릴랙세이션 발진기를 제안한다. 제안하는 발진기 구조는 단일 브랜치 내에서 소스 디제너레이션(source degeneration)과 공통 게이트 증폭기(common-gate amplifier)를 적층함으로써 구성되며, 이는 누설 전류의 온도 의존성을 효과적으로 억제한다. 이러한 온도 민감도는 열전대(thermometer) 구동 비선형 다항식 피팅 공정을 이용한 2점 캘리브레이션 방법을 통해 추가로 완화된다. 발진기는 1.3 kHz 출력 생성을 목표로 설계되었으며, 180-nm CMOS 공정을 사용하여 제작되었다. 유효 면적은 0.108 mm²(오프칩 블록에 대한 추정치 포함)이다. 발진기의 전력 소비는 1.43 nW로, 전력 효율은 1.1 nW/kHz를 달성한다. 0~90°C 온도 범위에서 평균 온도 민감도는 67.3 ppm/°C를 유지한다. 발진기의 전원 민감도는 1.1 V~1.8 V의 전원 전압 범위에서 0.055%/V로 측정되었으며, 측정된 알란 편차(Allan deviation) 바닥값은 20 ppm이다.

본 논문은 주파수 고정 루프(FLL) 내에 구현된 완전 미분 분산 RC 오실레이터를 제시한다. 이는 피드백 루프에서 공급 레일 범위를 유지하면서 전이 기울기를 향상시키기 위해 미분 분산 RC 네트워크 내에 주파수 오차 검출기를 사용하며, 그 결과 주파수-전압 이득을 증가시키고 전체 잡음을 완화한다. 또한 설계에는 2차 온도 보상 기능이 포함되어 있으며, 거친 4 b 온도 센서, 다항식 계산, 그리고 델타-시그마 변조기(DSM)를 통합하여 온도에 따라 기준 전압을 조절한다. 0.18 lm CMOS로 제작된 1.26 MHz 오실레이터는 rms 주기 지터 89.9 ps(0.011 %), 알란 편차 바닥값 0.52 ppm, 2차 민감도에 대한 온도 민감도 7.14 ppm/0C를 달성하였으며, 1.8 V의 공급 전압에서 252 lW를 소모한다.

본 논문은 감지 소자의 온도계수(temperature coefficient)를 선택적으로 증폭할 수 있는 회로 기법을 제시하며, 이를 통해 전력 소모가 큰 판독(readout) 회로가 필요 없도록 하면서 전체 센서 구조를 단순화한다. 온도계수 증폭기는 음의 비례-절대온도(proportional-to-absolute-temperature, PTAT) 전압을 도입하여, 사용 가능한 온도 범위 내에서 PTAT 및 절대온도에 보완적인(complementary-to-absolute-temperature, CTAT) 전압 모두에 대해 증폭된 기울기를 가능하게 한다. 그 결과 낮은 복잡도의 판독 회로로 부담을 줄이면서도 정밀한 온도 측정을 달성한다. SAR 기반 변환을 사용하는 180 nm CMOS 구현 온도 센서는 소비전력 20.8 nW에서 $41\text{fJ}\cdot {\mathrm{K}}^2$의 우수성 지표(figure-of-merit)를 가지며, $-20^{\circ }\mathrm{C}$부터 100° C까지 22.2 mK 분해능을 제공한다. 또한 단일 지점 트리밍(trimming) 절차 이후 $3\mathbf{\sigma }$ 부정확도( inaccuracy )가 $\pm 1.44^{\circ }\mathbf{C}$로 나타난다.

이 논문은 저변조지수(MI) 상황을 위해 설계된 무선 전력 및 데이터 전송(WPDT) 시스템을 소개하며, 특히 스마트 콘택트렌즈(SCLs)를 대상으로 한다. 이식형 의료기기에 사용하는 기존 WPDT 시스템은 로드-시프트 키잉(LSK)을 이용하며, 무선 데이터 전송(WDT)에 충분한 MI를 확보하기 위해 근접성을 전제로 한다. 그러나 SCL 응용은 소형 안테나와 SCL과 외부 리더(RX) 장치 사이의 거리 증가로 인해 MI가 낮아지며, 이로 인해 WDT에서 병목 현상이 발생한다. 제안된 WPDT 시스템은 저 MI 조건에서 신호대잡음비(SNR)를 개선하기 위해 데이터 전송률의 트레이드오프를 사용하는 적분형 수신기를 구현함으로써 이러한 한계를 극복하여, 더 긴 거리에서도 견고한 데이터 통신을 지원한다. 제안된 시스템은 433-MHz WPDT 시스템의 전체 체인에서 RX와 트랜스폰더(TX)라는 두 개의 동시 최적화 칩을 사용한다. MI가 0.1%일 때, 시스템은 비트 오류율(BER)이 $4\times 10^{-6}$ 미만을 달성하여, 이전에 보고된 최우수 결과에 비해 250배 이상 향상됨을 보여준다. 설계된 IC는 0.18- $\mu$ m CMOS 기술을 사용하여 제작되었다. SCL 프로토타입은 루프 안테나, 저항성 안압(IOP) 센서, 그리고 TX 칩을 포함한다. 전체 시스템은 3-D 프린팅된 안구 모델을 이용한 시험관 내(in vitro) 검증과, 살아있는 토끼를 이용한 생체 내(in vivo) 검증을 통해 모두 확인되었다. 본 연구는 저 MI 환경에서의 거리 제한이라는 고유한 과제를 해결함으로써, SCL과 같은 소형 생의학 기기에서의 WPDT를 가능하게 한다.

짧은 제어 펄스는 스펙트럼을 넓히고, 약한 비조화(anharmonic) 큐비트에서 원치 않는 ∣1$⟩\leftrightarrow \mid$2〉 전이를 유도한다. 우리는 수동 하드웨어 완화(passive hardware mitigation)를 제안한다. 즉, 큐비트 구동 라인에 정전용량 결합된 사분파(quarter-wavelength, λ/4) 공진기를 배치하여 f12에서 노치(notch)를 형성하되 f01은 크게 영향을 받지 않도록 한다. 밀리켈빈 온도에서 초전도 소자로 구현된 이 필터는 높은 QL을 가지며, 날카롭게 국소화된 저손실 정지대역(stopband)을 보인다. 결합 정전용량은 Qc를 결정하며, 노치의 깊이와 폭(linewidth)을 리소그래피(lithographic) 방식으로 조절할 수 있다. 시뮬레이션과 극저온 환경에서의 cryogenic S21 측정은 최소값이 명확하게 형성되며 오프-공진(off-resonant) 왜곡이 최소화됨을 확인한다. 큐비트 설정에 통합했을 때, 이 필터는 짧은 펄스 누설(leakage)을 억제한다. 분광(spectroscopy)은 f12 특징을 감소시키고, IQ-plane 데이터는 안정적인 ∣e〉 클러스터를 보여준다. 펄스 길이($T_{\mathrm{p}}$) = 6 ns에서 $f_{12}$ 피크-높이 비율은 약 ∼7 dB 감소한다. 이 접근은 완전히 수동적이며 배선(wiring) 없이 구현되고 확장성이 높으며, 더 짧은 엔벨로프 또는 더 작은 DRAG 가중치를 가능하게 함으로써, 비가역 변형 제거(derivative removal by adiabatic gate, DRAG)에 더해준다.

이 논문은 초전도 큐비트용 냉동( cryo ) CMOS 양자 제어기 IC를 제시한다. 제안된 전역(global) 동기화 클록 시스템은 공통 기준 클록에 의해 구동되는 다수의 위상 고정 루프(PLL)를 이용하여 내부에서 서로 다른 로컬 오실레이터(LO) 주파수를 생성한다. 이는 스펙트럼 관리에 대한 유연성을 제공함과 동시에 대규모 양자 제어기로 확장하기 위한 확장성도 제공한다. 테스트 칩에는 2개의 PLL, 4개의 펄스 변조 채널, 2개의 수신 채널이 포함된다. 40-nm CMOS로 구현된 칩은 3.5 K에서 모든 기능을 완전하게 수행한다. 설계된 펄스 변조기 회로는 기대되는 충실도 99.99%에 대한 사양에 맞게 검증되었다.