원-트랜지스터 동적 랜덤 액세스 메모리(1T DRAM)는 축전기를 필요로 하지 않는 단순화된 구조로 인해 전통적인 원-트랜지스터 원-축전기(1T-1C) DRAM에 비해 제조 공정 및 스케일러빌리티 측면에서 상당한 장점을 제공한다. 그러나 단일 비트 데이터 저장 능력으로 인해 통합 밀도를 향상시키기 위해 소형화가 필요하다는 한계가 발생한다. 본 논문에서는 이러한 한계를 극복하고 개선하기 위해 1T DRAM용 다중 레벨 셀 구조를 제안한다. 기술 컴퓨터 지원 설계(technology computer-aided design, TCAD) 시뮬레이션을 통해 제안된 장치의 메모리 동작을 검증하였으며, 데이터 저장 영역에서 Si0.8Ge0.2를 사용하는 경우 Si에 비해 감지 마진(sensing margin)이 크게 향상됨을 확인하였다. 또한 제안된 구조는 전류 변동(current variation) 측면에서 기존 구조에 비해 이점을 제공하는 것으로 나타났다.

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