본 연구는 고온 열처리 조건에서 Hf_0.5Zr_0.5O₂(HZO) 박막의 강유전성 및 신뢰성에 대한 Al 도핑의 영향을 탐구하였다. Al 도핑된 HZO(Al:HZO) 박막은 Al₂O₃(AlO) 층이 HZO 박막에 균일하게 도핑되도록 구성하였으며, 원자층 증착(atomic layer deposition, ALD)의 슈퍼 사이클(super-cycles)을 이용하여 제작하였다. 모든 Al:HZO 박막은 누설 전류의 감소, 항복 전계의 증가, 10년 수명 전압(> 2.32 V), 내구성(> 10¹⁰ 사이클)과 함께, 관찰 가능한 피로 및 웨이크업(wake-up) 효과가 없음을 보였다. Al:HZO 박막 중 72:1 사이클 비율(CR)은 잔류 분극(P_r)이 ~22.7 μC/cm²로 가장 높았고, 36:1 CR은 신뢰성과 P_r(~19.1 μC/cm²) 간의 최적의 절충을 제공하였다. 이러한 결과는 Al:HZO 박막이 차세대 3D 강유전성 메모리 응용에서 요구되는 높은 열 예산 호환성과 견고한 신뢰성을 만족시키는 유망한 후보임을 시사한다.

본 논문에서는 음의 커패시턴스 전계효과 트랜지스터(NCFET)에서 역 배수 유도 장벽 저하(reverse drain-induced barrier lowering, RDIBL)를 논의한다. RDIBL은 더 높은 드레인 전압(VDS)에서 채널과 드레인 사이의 장벽 높이가 증가함에 기인하는 것으로 밝혀졌다. 이 문제를 해결하기 위해, 소스와 드레인 측에 서로 다른 두 가지 일함수(work function) 물질로 구성된 금속 게이트를 특징으로 하는 이종 금속 게이트 음의 커패시턴스 전계효과 트랜지스터(hetero-metal-gate negative capacitance field-effect transistor, HM NCFET)를 제안하고, 기술 컴퓨터 보조 설계(technology computer-aided design, TCAD) 시뮬레이션을 통해 그 전기적 특성을 분석한다. 기존의 NCFET와 비교하여, HM NCFET는 드레인 측 금속-게이트의 일함수를 4.6 eV에서 4.0 eV로 감소시키는 한편 소스 측 금속-게이트의 일함수는 4.6 eV로 고정함으로써 RDIBL을 -57 mV/V에서 -3 mV/V로 효율적으로 억제할 수 있다.

본 연구에서는 향상된 강유전 특성을 위해 Zr 전구체[즉, 테트라키스(에틸메틸아미노) Zr (TEMA-Zr) 및 사이클로펜타디에닐 트리스(디메틸아미노) Zr (Cp-Zr)]가 적층형 HfZrO(HZO)에 미치는 영향을 조사하였다. Cp-Zr로 제조한 적층형 HZO 박막은 더 높은 비율의 정방정상(t-phase)과 사방정상(o-phase)으로 인해 잔류 분극, 자발 분극 및 항자기장, 그리고 유전율에서 우수한 강유전성을 보인다. 따라서 TEMA-Hf/Cp-Zr 샘플은 동일한 박막 두께(즉, 동일 MW에서 박막 두께를 ~37% 감소 가능)에서 TEMA-Hf/TEMA-Zr 샘플에 비해 최대 ~1.6배 더 큰 메모리 윈도우(MW)를 나타낸다. 또한 TEMA-Hf/Cp-Zr 샘플은 더 낮은 누설 전류와 더 큰 항복 전압을 특징으로 한다. 이에 따라, TEMA-Hf/Cp-Zr 적층 구조의 FeFET은 향상된 전기적 특성을 바탕으로 멀티빗 동작에 적용될 수 있을 것으로 기대된다.

TiN/WO X /Pt 소자에서 경질 파괴(hard breakdown) 현상이 발생하는데, 이는 펄스 직류(DC) 스퍼터링으로 증착된 WO X 층이 금속성에 기인하기 때문이다. 특히, TiN과 TiO 2 사이에 존재하는 자연 발생 TiON 층(산소 공공 결함의 영역)의 결함 상태가 바이어스의 극성에 따라 변동함으로써 아날로그 저항 스위칭(RS)이 구현된다. 흥미롭게도 TiN/TiO 2 /WO X /Pt 소자는 전기형성(electroforming) 공정 없이 DC 전압 스윕 사이클링 동안 점진적이고 쌍극성(bipolar)인 SET 및 RESET 동작을 보인다. 아날로그 RS 거동을 기반으로 동일한 펄스 열을 통해 가전위화(potentiation)와 감전위화(depression)에서 우수한 선형성이 입증된다. 또한 도전도(conductance)를 신경망에서 가중치로 사용하였을 때, 신경형 시스템 시뮬레이션은 95% 이상의 패턴 인식 정확도를 달성한다. 더 나아가 신경형 컴퓨팅 응용을 위한 생물학적 시냅스를 모사하기 위해, 스파이크-발생률 의존 소성(spike-rate-dependent plasticity, SRDP), 스파이크-개수 의존 소성(spike-number-dependent plasticity, SNDP), 단기 소성에서 장기 소성으로의 전이, “학습-경험(learning-experience)” 거동, 쌍펄스 촉진(paired-pulse facilitation, PPF) 등 핵심 시냅스 기능이 시연된다. 마지막으로, TiN/TiO 2 /WO X /Pt 소자의 단기 기억 효과를 이용하여 저장소 컴퓨팅(reservoir computing, RC) 시스템을 구현한다. 구체적으로, 다양한 펄스 열을 사용하여 전체 16개(4비트) 상태를 구분하도록 배치되며, 저전력 소모 시스템을 구현하기 위한 간단한 알고리즘이 제안된다.

본 연구는 고온 열처리 조건에서 Hf_0.5Zr_0.5O₂(HZO) 박막의 강유전성 및 신뢰성에 대한 Al 도핑의 영향을 탐구하였다. Al 도핑된 HZO(Al:HZO) 박막은 Al₂O₃(AlO) 층이 HZO 박막에 균일하게 도핑되도록 구성하였으며, 원자층 증착(atomic layer deposition, ALD)의 슈퍼 사이클(super-cycles)을 이용하여 제작하였다. 모든 Al:HZO 박막은 누설 전류의 감소, 항복 전계의 증가, 10년 수명 전압(> 2.32 V), 내구성(> 10¹⁰ 사이클)과 함께, 관찰 가능한 피로 및 웨이크업(wake-up) 효과가 없음을 보였다. Al:HZO 박막 중 72:1 사이클 비율(CR)은 잔류 분극(P_r)이 ~22.7 μC/cm²로 가장 높았고, 36:1 CR은 신뢰성과 P_r(~19.1 μC/cm²) 간의 최적의 절충을 제공하였다. 이러한 결과는 Al:HZO 박막이 차세대 3D 강유전성 메모리 응용에서 요구되는 높은 열 예산 호환성과 견고한 신뢰성을 만족시키는 유망한 후보임을 시사한다.

본 논문에서는 음의 커패시턴스 전계효과 트랜지스터(NCFET)에서 역 배수 유도 장벽 저하(reverse drain-induced barrier lowering, RDIBL)를 논의한다. RDIBL은 더 높은 드레인 전압(VDS)에서 채널과 드레인 사이의 장벽 높이가 증가함에 기인하는 것으로 밝혀졌다. 이 문제를 해결하기 위해, 소스와 드레인 측에 서로 다른 두 가지 일함수(work function) 물질로 구성된 금속 게이트를 특징으로 하는 이종 금속 게이트 음의 커패시턴스 전계효과 트랜지스터(hetero-metal-gate negative capacitance field-effect transistor, HM NCFET)를 제안하고, 기술 컴퓨터 보조 설계(technology computer-aided design, TCAD) 시뮬레이션을 통해 그 전기적 특성을 분석한다. 기존의 NCFET와 비교하여, HM NCFET는 드레인 측 금속-게이트의 일함수를 4.6 eV에서 4.0 eV로 감소시키는 한편 소스 측 금속-게이트의 일함수는 4.6 eV로 고정함으로써 RDIBL을 -57 mV/V에서 -3 mV/V로 효율적으로 억제할 수 있다.

본 연구에서는 향상된 강유전 특성을 위해 Zr 전구체[즉, 테트라키스(에틸메틸아미노) Zr (TEMA-Zr) 및 사이클로펜타디에닐 트리스(디메틸아미노) Zr (Cp-Zr)]가 적층형 HfZrO(HZO)에 미치는 영향을 조사하였다. Cp-Zr로 제조한 적층형 HZO 박막은 더 높은 비율의 정방정상(t-phase)과 사방정상(o-phase)으로 인해 잔류 분극, 자발 분극 및 항자기장, 그리고 유전율에서 우수한 강유전성을 보인다. 따라서 TEMA-Hf/Cp-Zr 샘플은 동일한 박막 두께(즉, 동일 MW에서 박막 두께를 ~37% 감소 가능)에서 TEMA-Hf/TEMA-Zr 샘플에 비해 최대 ~1.6배 더 큰 메모리 윈도우(MW)를 나타낸다. 또한 TEMA-Hf/Cp-Zr 샘플은 더 낮은 누설 전류와 더 큰 항복 전압을 특징으로 한다. 이에 따라, TEMA-Hf/Cp-Zr 적층 구조의 FeFET은 향상된 전기적 특성을 바탕으로 멀티빗 동작에 적용될 수 있을 것으로 기대된다.

TiN/WO X /Pt 소자에서 경질 파괴(hard breakdown) 현상이 발생하는데, 이는 펄스 직류(DC) 스퍼터링으로 증착된 WO X 층이 금속성에 기인하기 때문이다. 특히, TiN과 TiO 2 사이에 존재하는 자연 발생 TiON 층(산소 공공 결함의 영역)의 결함 상태가 바이어스의 극성에 따라 변동함으로써 아날로그 저항 스위칭(RS)이 구현된다. 흥미롭게도 TiN/TiO 2 /WO X /Pt 소자는 전기형성(electroforming) 공정 없이 DC 전압 스윕 사이클링 동안 점진적이고 쌍극성(bipolar)인 SET 및 RESET 동작을 보인다. 아날로그 RS 거동을 기반으로 동일한 펄스 열을 통해 가전위화(potentiation)와 감전위화(depression)에서 우수한 선형성이 입증된다. 또한 도전도(conductance)를 신경망에서 가중치로 사용하였을 때, 신경형 시스템 시뮬레이션은 95% 이상의 패턴 인식 정확도를 달성한다. 더 나아가 신경형 컴퓨팅 응용을 위한 생물학적 시냅스를 모사하기 위해, 스파이크-발생률 의존 소성(spike-rate-dependent plasticity, SRDP), 스파이크-개수 의존 소성(spike-number-dependent plasticity, SNDP), 단기 소성에서 장기 소성으로의 전이, “학습-경험(learning-experience)” 거동, 쌍펄스 촉진(paired-pulse facilitation, PPF) 등 핵심 시냅스 기능이 시연된다. 마지막으로, TiN/TiO 2 /WO X /Pt 소자의 단기 기억 효과를 이용하여 저장소 컴퓨팅(reservoir computing, RC) 시스템을 구현한다. 구체적으로, 다양한 펄스 열을 사용하여 전체 16개(4비트) 상태를 구분하도록 배치되며, 저전력 소모 시스템을 구현하기 위한 간단한 알고리즘이 제안된다.

원-트랜지스터 동적 랜덤 액세스 메모리(1T DRAM)는 축전기를 필요로 하지 않는 단순화된 구조로 인해 전통적인 원-트랜지스터 원-축전기(1T-1C) DRAM에 비해 제조 공정 및 스케일러빌리티 측면에서 상당한 장점을 제공한다. 그러나 단일 비트 데이터 저장 능력으로 인해 통합 밀도를 향상시키기 위해 소형화가 필요하다는 한계가 발생한다. 본 논문에서는 이러한 한계를 극복하고 개선하기 위해 1T DRAM용 다중 레벨 셀 구조를 제안한다. 기술 컴퓨터 지원 설계(technology computer-aided design, TCAD) 시뮬레이션을 통해 제안된 장치의 메모리 동작을 검증하였으며, 데이터 저장 영역에서 Si0.8Ge0.2를 사용하는 경우 Si에 비해 감지 마진(sensing margin)이 크게 향상됨을 확인하였다. 또한 제안된 구조는 전류 변동(current variation) 측면에서 기존 구조에 비해 이점을 제공하는 것으로 나타났다.

3차원(3D) 적층 게이트 올 어라운드(Gate-All-Around, GAA) 나노시트(NS) 채널 구조는 기존 소자 구조의 스케일링 한계를 극복하기 위해 최신 통합회로 기술에 채택되었다. 그러나 채널 방출 과정에서 발생하는 기계적 응력은 채널 변형을 유발하며, 이는 높은 수율 측면에서 심각한 우려 사항이다. 본 연구에서는 기술 컴퓨터 지원 설계(Technology Computer-Aided Design, TCAD) 시뮬레이션을 사용하여 응력의 기원을 규명하고, 변형 없이 NS를 제작하기 위한 설계 지침을 제안하였다. 그 결과, 응력은 주로 활성 패드(active pads)와 NS 길이 비( Lpad / LNS )에 의해 결정됨을 확인하였다. 마지막으로 Lpad / LNS = 1인 조건으로 NS를 제작함으로써, 기계적 응력이 효율적으로 억제되어 변형을 방지할 수 있음을 입증하였다.

본 논문에서는 시냅스 소자(synapse device)로서 강유전 터널 전계효과 트랜지스터(ferroelectric tunnel field-effect transistor, FeTFET)를 시연한다. 실험 결과는 FeFET에 비해 FeTFET이 시냅스 소자로서 여러 가지 장점을 지님을 명확히 보여준다. 첫째, FeTFET은 서로 다른 캐리어 주입 메커니즘(즉, 밴드-투-밴드 터널링)으로 인해 FeFET보다 드레인 전류가 약 3자릿수 낮다. 둘째, 향상된 소거 효율(erase efficiency)로 인해 FeTFET의 메모리 윈도우(1.48 V)는 FeFET(0.95 V)보다 약 1.5배 크다. 그 결과, FeTFET은 FeFET(정확도 약 90.4%, 에너지 소비 4.06 mJ)과 비교하여 약 25배 낮은 에너지 소비(약 0.16 mJ)에서도 더 나은 학습 정확도(약 91.5%)를 보인다. 마지막으로, FeTFET은 약 107의 내구 특성(endurance characteristic)을 가지면서도 우수한 유지 특성(retention property, > 10년)을 나타낸다. 요컨대, FeTFET은 저전력 시냅스 소자에 대한 유망한 후보가 될 수 있다.