Analog RF Circuits Lab (ARCL)
경희대학교 전자정보공학부
임영현 교수
Frequency Synthesizer
Subsampling PLL
Low Dropout Regulator
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Analog RF Circuits Lab (ARCL)
전자정보공학부 임영현
Analog RF Circuits Lab (ARCL)은 전자정보공학부 소속으로, 아날로그 및 RF 회로 설계 분야에서 활발한 연구를 진행하고 있습니다. 특히 서브샘플링 PLL, 저전압 강하 레귤레이터, 링 발진기, 주파수 합성기 분야에서 뛰어난 연구 성과를 보이고 있습니다. 최근 3년간 연구진은 다양한 프로젝트와 논문을 통해 저전력 고성능 회로 설계에 대한 혁신적인 기술을 개발해왔습니다. 2024년에는 저전압 강하 레귤레이터를 활용한 높은 전력 공급 거부비를 달성한 연구가 IEEE 저널에 게재되었으며, 2023년에는 5G FR1 대역을 위한 광대역 LO 생성기를 개발하여 주목받았습니다. 이러한 연구 성과는 다수의 특허 출원과 함께 기업과의 협력 연구로 이어져 실질적인 산업 응용 가능성을 높이고 있습니다.
Frequency Synthesizer
Subsampling PLL
Low Dropout Regulator
대표 연구 분야
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저지터 및 넓은 주파수 범위의 서브샘플링 PLL 설계
저지터 및 넓은 주파수 범위를 가지는 서브샘플링 PLL(Phase-Locked Loop) 설계는 최신 무선 통신 시스템, 특히 5G 및 mmWave 대역에서 중요한 기술입니다. 이 연구는 주파수 합성기의 성능을 극대화하고, 낮은 전력 소모와 높은 주파수 안정성을 동시에 달성하는 것을 목표로 합니다. 서브샘플링 PLL은 전압 도메인에서의 오류를 최소화하며, 다중 LC-VCO 및 링 VCO 기반의 주파수 곱셈기를 활용하여 넓은 주파수 범위를 지원합니다. 이를 통해 고성능의 무선 통신 장비 및 소형 셀 기지국 설계에 기여할 수 있습니다.
주요 논문
14
발행물 전체보기
1
A 12.8–15.0-GHz Low-Jitter Fractional- N Subsampling PLL Using a Voltage-Domain Quantization-Error Cancellation
J. Kim, Y. Jo, H. Park, T. Seong, Y. Lim, J. Choi
IEEE Journal of Solid-State Circuits (JSSC), 2024
2
A Wideband LO Generator for 5G FR1 Bands Using a Single LC-VCO-Based Subsampling PLL and a Ring-VCO-Based Fractional-Resolution Frequency Multiplier
Y. Jo, J. Kim, Y. Shin, H. Park, C. Hwang, Y. Lim, J. Choi
IEEE Journal of Solid-State Circuits (JSSC), 2023
3
A Wide-Lock-In-Range and Low-Jitter 12-14.5-GHz SSPLL Using a Low-Power Frequency-Disturbance-Detecting and Correcting Loop
Y. Lim, J. Kim, Y. Jo, J. Bang, J. Choi
IEEE Journal of Solid-State Circuits (JSSC), 2022