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조경순 연구실
한국외국어대학교 전자공학과 조경순 교수
VLSI 설계
하드웨어 가속기
실시간 영상처리
연구 영역
기본 정보
논문·특허
과제
구성원

조경순 연구실

한국외국어대학교 전자공학과 조경순 교수

조경순 연구실은 전자공학과 기반의 VLSI설계 및 CAD (E2209) 방법론을 적용하여 SoC 수준의 실시간 영상 처리 회로를 설계합니다. 8K UHD 안개 제거, UHD 방사 왜곡 보정, HD Optical Flow 추정과 같이 컴퓨터 비전 연산을 알고리즘 단계에서 하드웨어 구조로 매핑하고, 라인 버퍼·캐시·이미지 피라미드 선택적 저장 등 메모리 계층 전략으로 외부 접근을 줄이는 방향의 최적화를 수행합니다. 표준 셀 라이브러리 합성을 통해 설계 성능과 면적을 함께 검토합니다.

VLSI 설계하드웨어 가속기실시간 영상처리컴퓨터 비전 회로메모리 계층 최적화
대표 연구 분야
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고해상도 실시간 영상 복원(안개 제거) 하드웨어 회로 thumbnail
고해상도 실시간 영상 복원(안개 제거) 하드웨어 회로
Real-time High-resolution Image Restoration (Defogging) Hardware Circuits
연구 분야 상세보기
연구 성과 추이
표시된 성과는 수집된 데이터 기준으로 산출되며, 일부 차이가 있을 수 있습니다.
주요 논문
3
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1
Article
|
·
인용수 0
·
2024
Design of Real-time Optical Flow Estimation Circuit for HD Images
J. T. Gene Hwang, Kyeongsoon Cho
Journal of the Institute of Electronics and Information Engineers
최근 자율주행 기술이 빠르게 발전함에 따라, 영상 처리 과정에서 보행자 및 물체를 탐지하고 추적하기 위한 정확한 움직임 분석의 필요성이 제기되고 있다. 움직임 분석을 위한 여러 방법 중, 의미론적인 해석이 가능한 Optical Flow 추정이 현재 널리 사용되고 있다. 본 논문에서는 HD 이미지를 실시간으로 처리하는 고성능 Optical Flow 추정 회로의 구조를 제안한다. 회로에 구현된 알고리즘은 DIS-FAST Optical Flow 추정 알고리즘이며, 역 탐색을 통해 시간 복잡도를 크게 낮춘 기법이다. 회로 내의 저장 공간을 줄이기 위해 이미지 피라미드에서 특정 스케일의 이미지만 내부 메모리에 저장하고, 그 외 스케일의 이미지 데이터는 필요할 때 계산을 통해 구한다. 이미지 피라미드 데이터를 외부 메모리에 저장하고 필요할 때마다 접근하는 기존 연구들에 비해 외부 메모리에 대한 접근이 최소화되어 처리 속도가 향상된다. 65㎚ 표준 셀 라이브러리를 이용하여 합성한 결과, 게이트 수는 313,408개이고 최대 동작주파수는 333㎒이며 HD 이미지를 33 FPS의 속도로 처리함으로써 실시간 처리에 필요한 성능을 만족한다.
https://doi.org/10.5573/ieie.2024.61.9.23
Flow (mathematics)
Estimation
Computer science
Optical flow
Artificial intelligence
Image (mathematics)
Physics
Engineering
Mechanics
Systems engineering
2
Article
|
·
인용수 0
·
2023
Design of High-performance Radial Distortion Correction Circuit for Real-time Processing of UHD Images
Junsang Hwang, Kyeongsoon Cho
Journal of the Institute of Electronics and Information Engineers
본 논문에서는 UHD 이미지를 실시간으로 처리하는 고성능 방사 왜곡 보정 회로의 구조를 제안한다. 기존 연구에서는 왜곡보정에 필요한 이미지 데이터에 접근할 때, 이미지 전체를 메모리에 저장하고 매 클락마다 메모리에 직접 접근하는 방식을 사용하고 있다. 그러나 이러한 방법은 고해상도 이미지를 처리할 경우 내부 메모리에 이미지 전체를 저장하는 것은 불가능하며, 외부 메모리에 이미지 전체를 저장한다고 하더라도 실제 애플리케이션 상에서 실시간 처리를 위해 매 클락마다 외부 메모리에 접근하는 것은 비현실적이다. 이를 해결하기 위해 본 논문에서 제안하는 회로 구조에서는 캐시 개념을 도입하였다. 접근해야 하는 이미지 픽셀 값을 캐시 메모리에 미리 저장해 둠으로써 외부 메모리 접근 횟수를 크게 감소시켜서 UHD 이미지와 같은 고해상도 이미지를 실시간으로 처리한다. 캐시 메모리는 362K 비트 SRAM으로 구현하였다. 65nm 표준 셀 라이브러리를 사용하여 합성한 결과, 게이트 수는 29,667개이다. 최대 동작주파수는 1,200MHz이고, 4K UHD 이미지를 0.3 GPPS의 속도로 처리함으로써 실시간 처리에 필요한 성능을 만족한다.
https://doi.org/10.5573/ieie.2023.60.12.3
Computer science
Static random-access memory
Distortion (music)
Computer hardware
Computer graphics (images)
Telecommunications
Bandwidth (computing)
3
Article
|
·
인용수 0
·
2022
Design of High-performance Defogging Circuit for Real-time Processing of 8K UHD Images
Junsang Hwang, Hyoyeon Lee, Kyeongsoon Cho
Journal of the Institute of Electronics and Information Engineers
물체 인식, 물체 추적과 같은 컴퓨터 비전 분야에서 안정적인 성능을 얻기 위해서는 선명한 이미지가 필요하다. 안개가 자욱한 날씨에는 물체들을 인식하기 어렵기 때문에 효과적인 안개 제거 기술이 중요하다. 본 논문에서는 8K UHD 이미지를 실시간으로 처리하는 고성능 안개 제거 회로의 구조를 제안한다. 회로에 구현된 알고리즘은 Tarel이 제안한 것으로서 단일 이미지를 바탕으로 MMAL 필터를 이용하여 안개 성분을 추출한다. 안개 제거 역량과 회로의 성능을 절충하기 위해 실험을 통해 적절한 필터 크기를 결정했으며, 중간 계산 결과를 저장하는 라인 버퍼를 효율적으로 관리하여 성능을 유지하면서 회로의 면적을 감소시켰다. 65nm 표준 셀 라이브러리를 이용하여 합성한 결과, 게이트 수는 13,792개이고 최대 동작주파수는 1,200MHz이며 8K UHD 이미지를 1.2 GPPS의 속도로 처리함으로써 실시간 처리에 필요한 성능을 만족한다.
https://doi.org/10.5573/ieie.2022.59.11.27
Computer science
Computer hardware
Computer graphics (images)
최신 정부 과제
9
과제 전체보기
1
협동|
2020년 3월-2022년 12월
|423,350,000
병렬처리 기반 다채널 카메라 영상신호처리(ISP) IP
본 과제는 멀티채널 카메라에 쓰는 Multi-ISP IP를 ANN과 결합해 자동 튜닝·신뢰성 검증까지 수행함. 상용화 Promotion B/D와 고객 배포 문서까지 제작하는 영상처리 IP 개발 연구임. 연구목표는 ANN 적용 Multi-ISP IP 상용화, NN 상용화를 위한 최적화 설계 및 다양한 환경 신뢰성 검증, 자동 카메라 켈리브레이션 S/W 개발 완료 및 배포임. 연구내용은 Promotion B/D IP 구현·검증, H/W IP 최적화 및 수정 보완, ISP 튜닝 S/W Program 제작, 최종 성능 측정·IP 신뢰성 테스트, 고객사 중심 ISP IP Promotion, 특정 응용영역 성능 및 NN 신뢰성 테스트, 오토 카메라 캘리브레이션 S/W 구현·평가임. 기대효과는 영상 화질 및 인식 고도화, 영상처리 IP 국산화 기반 비용 절감 및 수입 대체, 다양한 산업의 AI 영상인식 접목과 시장 활성화, 비메모리 반도체 경쟁력 및 신규 고용창출 기대됨.
병렬처리
영상신호처리
인공신경망
고감도
저전력
2
주관|
2017년 5월-2020년 5월
|12,500,000
UHD급 영상을 지원하는 실시간 3D-HEVC를 위한 깊이 영상 부호화 하드웨어 가속기 설계
본 과제는 UHD급 3D 영상용 depth map을 빠르게 압축하기 위한 3D-HEVC(깊이 영상 부호화) 하드웨어 가속기 설계를 연구함. 연구 목표는 3D-HEVC 압축 표준을 지원하면서 UHD급 3D 영상을 최소 30프레임 이상 실시간 처리하는 깊이 영상 부호화기 가속기 확보에 있음. 연구 내용은 HTM 분석을 통해 상세 스펙과 파이프라인을 정하고, DMM1(wedgelet), DMM4(contour), Transform, Quantization, Intra prediction, SDC(DLT), VSO를 고려한 RD-cost 연산을 DMM1~통합 블록으로 설계한 뒤 시뮬레이션과 FPGA로 검증함. 기대 효과는 3D 장비·서비스 산업의 핵심 IP 활용 및 학술·산업적 파급효과 확보에 있음.
UHD 3D 영상
다시점
3D-HEVC
깊이 영상 부호화
DMM
SDC
하드웨어 가속기
실시간 처리
저면적
3
주관|
2013년 10월-2015년 10월
|50,700,000
멀티 복호기 회로 구조 및 핵심 IP 설계
본 과제는 여러 영상 표준으로 압축된 영상을 TV나 모바일 기기에서 끊김 없이 재생하기 위해 다양한 규격을 한 번에 처리하는 멀티 복호기 기술을 개발하는 연구임. 연구 목표는 H.264, MPEG4, VC1, HEVC의 복호화 기능을 모두 통합한 구조를 마련하고 이를 4K UHD 영상에 대응하도록 설계하는 데 있음. 핵심 연구 내용은 각 표준의 알고리즘과 회로 구조를 분석해 역 양자화, 변환, 화면 내 예측, 움직임 보상 등 핵심 IP를 통합 구조에 맞게 구현하고 FPGA 기반 검증 환경을 구축하는 것임. 기대 효과는 연산과 저장 공간의 효율적 공유를 통한 회로 면적 감소, 원가 절감, 가격 경쟁력 확보 등이 있으며 이를 통해 국내 영상 및 반도체 산업 발전에 기여함.
H264
HEVC
MPEG4
VC1
멀티 복호기
UHD 영상
저면적 회로
연산 공유
실시간 처리