제로 스킵(Zero-skipping)은 심층 신경망(DNN) 가속기의 에너지 효율을 향상시키는 유명한 기법이다. 제로 스킵을 무손실 압축을 이용해 인코딩된 데이터로 구현할 때, 압축률의 불일치로 인해 데이터의 크기가 불규칙하고 예측 불가능해지며, 이는 다음과 같은 여러 설계 문제를 유발한다: 1) 버퍼에 저장된 데이터의 불규칙성으로 인한 로드 불균형; 2) 누적(accumulation) 과정에 대한 복잡한 라우팅; 그리고 3) 예측 불가능한 메모리 점유(footprint) 할당. 본 연구에서는 ROZK라는 DNN 가속기를 제안하며, 이는 다음을 포함한다: 1) 각 처리 요소(PE)가 로컬 레지스터 파일을 갖추어 인코딩 데이터 없이 로컬 PE의 비정형 0에 대해 제로 스킵을 가능하게 하는 트리-정상(tri-stationary) 데이터플로우; 2) 저비용 룩업 테이블(LUT) 기반의 로컬 제로 스킵 방식; 그리고 3) 다양한 정상(stationary) 유형을 지원하는 재구성 가능 네트워크 온 칩(NoC) 아키텍처. 또한, 각 연산 유닛이 자신의 연산을 완료하는 즉시 입력을 전달함으로써 연산 활용도를 더 향상시키기 위해 사이클 예측 스케줄러(CPS)도 제안한다. 마지막으로, ROZK는 64비트 RISC-V 코어 기반 시스템 온 칩(SoC) 아키텍처에 연결된다. SoC 아키텍처는 28-nm 공정으로 제작되었고 다양한 DNN 워크로드를 통해 검증되었다. ROZK는 409-MHz 동작 주파수에서 191 giga operations per second(GOPS)(0% 활성 희소성)와 324 GOPS(60% 활성 희소성)를 달성한다.

정적 랜덤 액세스 메모리(SRAM) 기반 디지털 연산-메모리 내 컴퓨팅(DCIM)은 가산기 트리의 상당한 전력 오버헤드를 대가로 오류 복원력이 높은 연산을 제공한다. 최근의 연구들에서는 근사 컴퓨팅을 기반으로 한 DCIM 매크로를 통해 가산기 트리 오버헤드를 완화했으나, 전력과 신경망(NN) 정확도 사이의 상충관계에 직면한다. 이 상충관계는 배열 수준 CIM 아키텍처에서는 NN 모델의 출력 채널들이 근사 오차에 대해 서로 다른 민감도를 갖기 때문에 더욱 복잡해진다. 본 논문에서는 특정 NN 모델에 대해 양호한 에너지-정확도 상충관계를 달성하는 이질적(heterogeneous) 근사 DCIM 기반 가속기 설계 프레임워크를 제안한다. 해당 프레임워크는 세 가지 핵심 기능을 포함한다. 1) 진화 알고리즘 기반 탐색은 설계 공간을 가지치기(pruning)하여 비용 효율적인 근사 지점을 찾는다. 2) 유전 알고리즘 기반 채널별 매핑은 DCIM의 에너지 소비를 효과적으로 줄이면서도 높은 정확도를 유지하는 이질적 근사 방법을 생성한다. 3) 하드웨어 생성 전략은 DCIM 매크로의 개수와 크기를 결정하여, 주어진 NN 모델에 맞춘 에너지 효율적인 DCIM 기반 가속기를 산출한다. 실험 결과는 제안된 이질적 채널별 매핑을 적용할 때 동질적(homogeneous) 매핑에 비해 에너지 효율이 유의미하게 향상됨을 보여준다. 또한 제안된 프레임워크는 최신의 근사 DCIM 접근법보다 더 적은 에너지를 소비하는 이질적 DCIM 기반 가속기를 생성할 수 있다.

스파이킹 뉴럴 네트워크(SNN)의 다양한 학습 알고리즘 가운데, ANN-to-SNN 변환은 높은 정확도와 심층 네트워크로의 확장성 때문에 인기를 얻었다. 인공 신경망(ANN)을 SNN으로 변환하고 변환 손실 감소(conversion loss reduction) 기법을 활용함으로써, 기존의 ANN-to-SNN 변환 접근법들은 양호한 정확도를 달성하였다. 그러나 기존 연구들은 하드웨어에서 변환 손실 감소를 구현하는 데 따르는 오버헤드를 고려하지 않았으며, 그 결과 하드웨어 구현의 타당성이 제한되었다. 본 논문에서는 ANN 학습 동안 SNN을 SNN-유사 ANN을 얻기 위해 가능한 한 가깝게 시뮬레이션하는 변환 인지 학습(conversion aware training, CAT)을 제안한다. 따라서 제안하는 방법은 변환 이후 어떠한 변환 손실 감소 기법도 필요로 하지 않아 하드웨어 오버헤드를 줄이면서, 다양한 신경 코딩 방법을 사용한 SNN에서 최신(state-of-the-art) 정확도를 달성한다. 또한 하드웨어 친화적인 SNN을 얻기 위한 CAT의 적용으로서, CAT가 가능하게 하는 로그(logarithmic) 계산을 채택한 경량 time-to-first-spike(TTFS) 코딩을 시연한다. 로그 TTFS를 지원하는 SNN 프로세서는 28nm CMOS 공정으로 구현되었으며, 5비트 로그 가중치 VGG-16을 실행할 때 CIFAR-10/100/Tiny-ImageNet에서 정확도 91.7/67.9/57.4%, 추론 에너지 486.7/503.6/1426uJ를 달성한다. 주요 기여는 1) ANN-to-SNN 변환 지침으로서 CAT 제안 2) 다양한 신경 코딩에 CAT 적용 3) 공동 설계된 TTFS 코딩과 프로세서 제시이다.

신경형(뉴로모픽) 컴퓨팅은 기존의 폰 노이만(von Neumann) 컴퓨팅에 비해 대규모 데이터 처리를 위한 에너지 효율적인 연산을 제공한다. 신경형 컴퓨팅에서 학습 및 기억 연산을 위한 핵심 요소인 인공 시냅스는 다중 상태 특성을 요구하며, 그 상태를 변경하고 저장할 수 있어야 한다. 비휘발성 메모리를 이용한 하드웨어 기반 인공 시냅스의 구현은 현재 사용되고 있는 CMOS 기반 대응체에 비해 에너지 소비와 회로 면적 측면에서 상당한 이점을 제공한다. 이러한 맥락에서 스핀트로닉 소자는 인공 시냅스에 대해 다중 레벨 형성 가능성(multilevel formability), 비휘발성(non-volatility), 우수한 기록 성능(outstanding writing performance)을 포함한 바람직한 특성으로 인해 유망한 후보로 부상해 왔다. 본 연구에서는 전압 제어 기반 다중 레벨 자기 상태를 활용하는 스핀트로닉 인공 시냅스와, 이에 연계된 에너지 및 면적 효율적인 인공 신경망 아키텍처를 시연한다. 다중 레벨 상태는 자기 쉬운축(magnetic easy-axis) 방향을 수직 방향에서 평면 내 방향으로, 그리고 그 반대로 점진적으로 조절함으로써 생성되며, 이는 게이트 전압 펄스를 순차적으로 적용하거나 게이트 전압의 펄스 폭을 조정함으로써 달성된다. 이러한 스핀트로닉 인공 시냅스를 기반으로 합성곱 신경망(convolutional neural network; CNN) 및 스파이킹 신경망(spiking neural network; SNN) 아키텍처를 구성하였으며, 향상된 에너지 효율과 감소된 회로 면적을 보이면서 MNIST 데이터셋에 대해 높은 인식 정확도를 보여준다.

제로 스킵(Zero-skipping)은 심층 신경망(DNN) 가속기의 에너지 효율을 향상시키는 유명한 기법이다. 제로 스킵을 무손실 압축을 이용해 인코딩된 데이터로 구현할 때, 압축률의 불일치로 인해 데이터의 크기가 불규칙하고 예측 불가능해지며, 이는 다음과 같은 여러 설계 문제를 유발한다: 1) 버퍼에 저장된 데이터의 불규칙성으로 인한 로드 불균형; 2) 누적(accumulation) 과정에 대한 복잡한 라우팅; 그리고 3) 예측 불가능한 메모리 점유(footprint) 할당. 본 연구에서는 ROZK라는 DNN 가속기를 제안하며, 이는 다음을 포함한다: 1) 각 처리 요소(PE)가 로컬 레지스터 파일을 갖추어 인코딩 데이터 없이 로컬 PE의 비정형 0에 대해 제로 스킵을 가능하게 하는 트리-정상(tri-stationary) 데이터플로우; 2) 저비용 룩업 테이블(LUT) 기반의 로컬 제로 스킵 방식; 그리고 3) 다양한 정상(stationary) 유형을 지원하는 재구성 가능 네트워크 온 칩(NoC) 아키텍처. 또한, 각 연산 유닛이 자신의 연산을 완료하는 즉시 입력을 전달함으로써 연산 활용도를 더 향상시키기 위해 사이클 예측 스케줄러(CPS)도 제안한다. 마지막으로, ROZK는 64비트 RISC-V 코어 기반 시스템 온 칩(SoC) 아키텍처에 연결된다. SoC 아키텍처는 28-nm 공정으로 제작되었고 다양한 DNN 워크로드를 통해 검증되었다. ROZK는 409-MHz 동작 주파수에서 191 giga operations per second(GOPS)(0% 활성 희소성)와 324 GOPS(60% 활성 희소성)를 달성한다.

정적 랜덤 액세스 메모리(SRAM) 기반 디지털 연산-메모리 내 컴퓨팅(DCIM)은 가산기 트리의 상당한 전력 오버헤드를 대가로 오류 복원력이 높은 연산을 제공한다. 최근의 연구들에서는 근사 컴퓨팅을 기반으로 한 DCIM 매크로를 통해 가산기 트리 오버헤드를 완화했으나, 전력과 신경망(NN) 정확도 사이의 상충관계에 직면한다. 이 상충관계는 배열 수준 CIM 아키텍처에서는 NN 모델의 출력 채널들이 근사 오차에 대해 서로 다른 민감도를 갖기 때문에 더욱 복잡해진다. 본 논문에서는 특정 NN 모델에 대해 양호한 에너지-정확도 상충관계를 달성하는 이질적(heterogeneous) 근사 DCIM 기반 가속기 설계 프레임워크를 제안한다. 해당 프레임워크는 세 가지 핵심 기능을 포함한다. 1) 진화 알고리즘 기반 탐색은 설계 공간을 가지치기(pruning)하여 비용 효율적인 근사 지점을 찾는다. 2) 유전 알고리즘 기반 채널별 매핑은 DCIM의 에너지 소비를 효과적으로 줄이면서도 높은 정확도를 유지하는 이질적 근사 방법을 생성한다. 3) 하드웨어 생성 전략은 DCIM 매크로의 개수와 크기를 결정하여, 주어진 NN 모델에 맞춘 에너지 효율적인 DCIM 기반 가속기를 산출한다. 실험 결과는 제안된 이질적 채널별 매핑을 적용할 때 동질적(homogeneous) 매핑에 비해 에너지 효율이 유의미하게 향상됨을 보여준다. 또한 제안된 프레임워크는 최신의 근사 DCIM 접근법보다 더 적은 에너지를 소비하는 이질적 DCIM 기반 가속기를 생성할 수 있다.

스파이킹 뉴럴 네트워크(SNN)의 다양한 학습 알고리즘 가운데, ANN-to-SNN 변환은 높은 정확도와 심층 네트워크로의 확장성 때문에 인기를 얻었다. 인공 신경망(ANN)을 SNN으로 변환하고 변환 손실 감소(conversion loss reduction) 기법을 활용함으로써, 기존의 ANN-to-SNN 변환 접근법들은 양호한 정확도를 달성하였다. 그러나 기존 연구들은 하드웨어에서 변환 손실 감소를 구현하는 데 따르는 오버헤드를 고려하지 않았으며, 그 결과 하드웨어 구현의 타당성이 제한되었다. 본 논문에서는 ANN 학습 동안 SNN을 SNN-유사 ANN을 얻기 위해 가능한 한 가깝게 시뮬레이션하는 변환 인지 학습(conversion aware training, CAT)을 제안한다. 따라서 제안하는 방법은 변환 이후 어떠한 변환 손실 감소 기법도 필요로 하지 않아 하드웨어 오버헤드를 줄이면서, 다양한 신경 코딩 방법을 사용한 SNN에서 최신(state-of-the-art) 정확도를 달성한다. 또한 하드웨어 친화적인 SNN을 얻기 위한 CAT의 적용으로서, CAT가 가능하게 하는 로그(logarithmic) 계산을 채택한 경량 time-to-first-spike(TTFS) 코딩을 시연한다. 로그 TTFS를 지원하는 SNN 프로세서는 28nm CMOS 공정으로 구현되었으며, 5비트 로그 가중치 VGG-16을 실행할 때 CIFAR-10/100/Tiny-ImageNet에서 정확도 91.7/67.9/57.4%, 추론 에너지 486.7/503.6/1426uJ를 달성한다. 주요 기여는 1) ANN-to-SNN 변환 지침으로서 CAT 제안 2) 다양한 신경 코딩에 CAT 적용 3) 공동 설계된 TTFS 코딩과 프로세서 제시이다.

신경형(뉴로모픽) 컴퓨팅은 기존의 폰 노이만(von Neumann) 컴퓨팅에 비해 대규모 데이터 처리를 위한 에너지 효율적인 연산을 제공한다. 신경형 컴퓨팅에서 학습 및 기억 연산을 위한 핵심 요소인 인공 시냅스는 다중 상태 특성을 요구하며, 그 상태를 변경하고 저장할 수 있어야 한다. 비휘발성 메모리를 이용한 하드웨어 기반 인공 시냅스의 구현은 현재 사용되고 있는 CMOS 기반 대응체에 비해 에너지 소비와 회로 면적 측면에서 상당한 이점을 제공한다. 이러한 맥락에서 스핀트로닉 소자는 인공 시냅스에 대해 다중 레벨 형성 가능성(multilevel formability), 비휘발성(non-volatility), 우수한 기록 성능(outstanding writing performance)을 포함한 바람직한 특성으로 인해 유망한 후보로 부상해 왔다. 본 연구에서는 전압 제어 기반 다중 레벨 자기 상태를 활용하는 스핀트로닉 인공 시냅스와, 이에 연계된 에너지 및 면적 효율적인 인공 신경망 아키텍처를 시연한다. 다중 레벨 상태는 자기 쉬운축(magnetic easy-axis) 방향을 수직 방향에서 평면 내 방향으로, 그리고 그 반대로 점진적으로 조절함으로써 생성되며, 이는 게이트 전압 펄스를 순차적으로 적용하거나 게이트 전압의 펄스 폭을 조정함으로써 달성된다. 이러한 스핀트로닉 인공 시냅스를 기반으로 합성곱 신경망(convolutional neural network; CNN) 및 스파이킹 신경망(spiking neural network; SNN) 아키텍처를 구성하였으며, 향상된 에너지 효율과 감소된 회로 면적을 보이면서 MNIST 데이터셋에 대해 높은 인식 정확도를 보여준다.

데이터 집약적 컴퓨팅 시스템에 대한 최근 연구는 시스템 처리량과 지연 시간이 메모리 읽기 대역폭에 결정적으로 좌우됨을 보여주었으며, 빠른 메모리 읽기 연산의 필요성을 강조한다. 스핀 전달 토크 자기 랜덤 액세스 메모리(spin-transfer torque magnetic random-access memory, STT-MRAM)는 CMOS 기반 내장 메모리의 유망한 대안으로 부상했지만, STT-MRAM은 여전히 읽기 속도 및 에너지 효율과 관련된 과제에 직면해 있다. 본 논문은 데이터 셀과 기준 셀 사이의 읽기 경로를 교대로 전환함으로써 연속적인 읽기 연산에서 읽기 속도와 에너지를 향상시키는 새로운 읽기 방식을 제안한다. 이 방법은 읽기 전압 스윙을 균형화함으로써 최악의 경우에 대한 읽기 시나리오를 효과적으로 완화한다. 28nm CMOS 기술을 사용한 HSPICE 시뮬레이션 결과, 기존 접근 방식 대비 읽기 속도가 31.5% 향상되고 에너지 소비가 48.8% 감소하는 것으로 나타났다. 또한 SCALE-Sim 시스템 시뮬레이션에서는 제안된 읽기 방식을 AI 가속기의 STT-MRAM 내장 메모리에 적용할 경우 SRAM 내장 메모리와 비교하여 CNN 추론 작업에서 메모리 에너지가 유의하게 감소함을 보여주었다.

연속적 동적 랜덤 액세스 메모리(DRAM) 스케일링은 향상된 정정 능력을 갖춘 온다이 오류 정정 코드(ECC)를 필요로 할 수 있지만, 결함 경계(fault bounding) 방식이 적용된 이중 오류 정정 코드에 대해서는 탐구되지 않았다. 본 고에서는 DDR5 듀얼 인라인 메모리 모듈(DIMM)에 사용되는 듀얼 데이터 레이트(four) 방식의 단일 기호 오류 정정 시스템 ECC와의 호환성을 개선하는 결함 경계 온다이 보스–차우두리–호크엠(Bose–Chaudhuri–Hocquenghem, BCH) 코드를 제시한다. BCH 코드의 H 행렬을 수정함으로써, 제안된 복호화 방법은 버스트 오류가 발생하는 결함 경계를 판정하여 이러한 오류가 결함 경계를 넘어 확산되는 것을 효과적으로 차단한다. 경계된(bounded) 전송률을 기존 코드와 비교한 결과, 시스템 ECC와의 향상된 호환성이 확인된다. 제안 코드의 인코더와 디코더는 하드웨어 비용을 입증하기 위해 28-nm CMOS 공정으로 구현되었다.

아날로그/혼성신호 회로 설계는 공정, 전압, 온도(공정-전압-온도, PVT) 변이에 의해 성능이 저하되면서 상당한 어려움에 직면한다. 상용 수준의 신뢰성을 확보하기 위해서는 반복적인 수동 설계 수정과 광범위한 통계 시뮬레이션이 필요하다. 시판 출시 기간을 단축하기 위해 변이 인지형 아날로그 설계를 자동화하고자 한 여러 연구가 있었지만, 실제 웨이퍼에서 나타나는 상당한 불일치는 충분히 다루어지지 않았다. 본 논문에서는 PVT 변이에 대한 강인성을 개선하기 위해 다양한 무작위 불일치의 영향을 효과적으로 관리하는 아날로그 회로 사이징 프레임워크인 GLOVA를 제안한다. 제안 접근법에서는 PVT 변이에 의해 영향을 받는 신뢰성 상한을 반영하기 위해 위험 민감 강화학습을 활용하고, 표본 효율적인 학습을 달성하기 위해 앙상블 기반 비평가(critic)를 도입한다. 설계 검증을 위해서는 또한 실패한 설계를 식별하는 데 필요한 시뮬레이션 비용을 줄이기 위한 μ-σ 평가 및 시뮬레이션 재정렬 방법을 제안한다. GLOVA는 코너 시뮬레이션뿐 아니라 전역 및 국소 몬테카를로(MC) 시뮬레이션을 포함하는 산업 수준의 PVT 변이 평가 방법을 통해 검증을 지원한다. 기존의 선행 최첨단 변이 인지형 아날로그 사이징 프레임워크에 비해 GLOVA는 표본 효율에서 최대 $80.5\times$ 향상을, 시간에서는 $76.0\times$ 단축을 달성한다.

비전 트랜스포머는 다양한 컴퓨터 비전 작업에서 뛰어난 성능을 보이지만, 높은 계산 비용으로 인해 자원이 제한된 장치에서의 활용이 제한되어 복잡도 절감의 필요성이 강조된다. 본 논문에서는 비전 트랜스포머의 저복잡도를 위한 동적 패치 프루닝(dynamic patch pruning), 즉 DPP-ViT를 제안한다. 상대적으로 더 중요한 패치를 식별하기 위해 어텐션 맵의 열(column) 방향 누적을 계산하고, 이를 중요도 점수(importance scores)로 사용한다. 블록 단위 중요도 점수 임계값을 적용하는 DPP-ViT를 통해, 이미지 단위의 어려움과 블록 단위의 민감도를 함께 고려하며, 정확도에 가장 적게 기여하는 패치들을 제거한다. 또한 프루닝 인지(pruning-aware) 행(row) 수준 재구성을 적용하여 데이터플로우와 PE 구조를 동적으로 변경하는 재구성 가능 가속기(reconfigurable accelerator)도 제시한다. DPP-ViT는 ImageNet top-1 정확도에서 DeiT-B 모델에 대해 경미한 -0.25% 성능 저하와 함께 계산을 47%까지 절감한다. 제안하는 재구성 가능 가속기는 EdgeCPU, EdgeGPU 및 비전 트랜스포머 가속기 ViTCoD에 비해 각각 47.96×/4.36×/1.47×의 속도 향상을 달성한다.