□ 채널 재구성이 가능한 multiple gate silicon 소자와 이를 이용하여 모든 로직 연산이 가능하고 그 연산 결과를 기억하는 universal logic-memory 셀 어레이 기술 개발▶ Wafer-scale multiple gate silicon 소자의 나노선 구조 및 공정 개발과 소자 성능 향상▶ 2진법/3진법의 모든 기본 로직 연산과 연...

□ 0.1 pJ 저전력 10 ns 고속 동작이 가능한 1T-DRAM 기반 PIM 인공지능 소자 개발□ 1T-DRAM 기반 PIM 인공지능 소자의 로직 연산(IMP, NAND, NOR, XOR 등) 기능 및 연산 수행 성능 향상□ 1T-DRAM 기반 PIM 인공지능 소자의 full adder 산술 연산 기능 구현 및 연산 수행 성능 향상□ 1T-DRAM 기반...

□ 1T-DRAM 기반 PIM 인공지능 소자의 구조 및 특성 연구 ▶ 채널 내부에 정보 저장이 가능한 1T-DRAM의 다양한 구조에 관해 연구함 ▶ 1T-DRAM의 스위칭/메모리 특성을 분석함 □ 1T-DRAM 기반 PIM 인공지능 소자의 공정 최적화 및 제작 ▶ 공정 시뮬레이션을 활용하여 공정 조건들과 1T-DRAM 구조 변화에 따른 채널의 형태와 전기적 특성 변화를 분석함 ▶ 1T-DRAM의 스위칭/메모리 특성을 평가하고 공정 시뮬레이션 결과와 비교/분석함 ▶ 공정 최적화가 완료된 1T-DRAM을 배열하여 로직 연산 수행 성능을 검증함 □ 1T-DRAM 기반 PIM 인공지능 배열소자의 스테이트풀 로직 연산 기능 구현 및 연산 수행 능력 평가 ▶ 1T-DRAM 배열소자의 스테이트풀 로직 연산을 위한 read, write, hold의 동작 전압 조건을 최적화함 ▶ 로직(NAND, NOR, XOR 등) 연산에 대한 1T-DRAM의 수, 연산 횟수 및 순서를 확립함 □ 1T-DRAM 기반 PIM 인공지능 배열소자의 full adder 산술 연산 기능 구현 ▶ 스테이트풀 로직 연산이 안정적으로 동작할 수 있는 최소의 저항값을 탐색하고 이에 따른 동작 전압 조건을 확립함 ▶ Full adder 연산 효율을 최대로 높일 수 있는 최소의 소자 개수와 연산 step을 확보하고, 산술 연산 수행 능력을 평가함 □ 1T-DRAM 기반 PIM 인공지능 배열소자를 이용한 BNN의 MAC 기능 구현 ▶ 1T-DRAM 배열소자의 BNN 구현을 위한 XNOR 연산 read, write, hold의 동작 전압 조건을 최적화함 ▶ BNN의 XNOR 연산을 위한 시냅스의 구성 및 가중치, 뉴런 입력신호, 시냅스 출력신호를 확립함 ▶ 1T-DRAM 배열소자의 XNOR 연산을 구현하고 수행 성능을 평가함 ▶ 1T-DRAM 배열소자를 이용한 MAC 기능을 구현함 □ TCAD 시뮬레이션을 통한 1T-DRAM 기반 PIM 인공지능 소자의 scaling down 연구 ▶ 1T-DRAM의 게이트 길이 scaling down을 진행하고 이에 따른 단일소자의 스위칭 및 메모리 특성을 분석함 ▶ 15 nm급 1T-DRAM의 로직 연산 기능 검증을 위한 mixed-mode 시뮬레이션 환경을 구축하고 연산 수행 성능을 평가함

■ 본 연구의 개발내용 ❍ TCAD 시뮬레이션을 활용하여 3차원 나노구조체 및 quasi-non-volatile memory 단일 소자의 공정조건/구조를 최적화하고, 실제 소자의 전기적 특성 변화를 예측하는 연구를 진행함. ❍ Quasi-non-volatile memory 단일 소자의 실험데이터와 시뮬레이션을 기반으로, 측정 데이터의 정확도 파악 및 물리적인 특성들을 분석하고 작동 메커니즘을 원리적으로 규명하는 연구를 진행함. ❍ 긴 retention time 및 높은 endurance 확보를 위한 quasi-non-volatile memory 단일 소자 구조 설계 및 제작하는 연구를 진행함. ❍ 다양한 게이트 구조에 대한 quasi-non-volatile memory 단일 소자의 전기적 특성을 분석하고 구조를 최적화하는 연구를 진행함. ❍ Quasi-non-volatile memory 단일 소자를 배열하여 random access memory (RAM)을 구현함으로써, SRAM과 DRAM을 대체하는 quasi-non-volatile memory 배열 소자를 제작하는 연구를 진행함. ❍ Mixed-mode simulation을 통해 quasi-non-volatile memory 배열 소자를 이용한 논리 회로의 특성을 분석하고, 시뮬레이션 결과를 기반으로 quasi-non-volatile memory 배열 소자로 구성된 논리 회로를 제작하는 연구를 진행함. ■ 본 연구의 창의성 및 도전성 ❍ 본 연구에서 제안하는 quasi-non-volatile memory 단일 소자는 채널 내부 포텐셜 장벽의 높이를 변화하는 양성 피드백 루프 현상을 활용한 메모리 소자로서, 창의적이고 도전적인 연구임. ❍ Volatile memory의 단점인 짧은 정보 저장 시간 한계를 극복하고, non-volatile memory의 단점인 낮은 동작 속도를 개선하는 quasi-non-volatile memory 배열 소자에 대한 연구는 기존의 메모리 계층구조에서 발생하는 대역폭 차이 및 정보 저장 시간 차이를 완화 시킬 수 있는 도전적인 연구임. ❍ Quasi-non-volatile memory 배열 소자를 이용한 논리 연산은 CPU의 일부 간단한 연산 동작을 메모리 계층에서 보조하고, 논리 연산 결과를 바로 메모리 계층에서 저장함으로써 연산 영역과 메모리 계층 사이의 속도차이로 인한 대역폭 차이를 완화하여 bottleneck을 해소하는 지금까지 행해진 바 없는 창의적이고 도전적인 연구임.