1) 적층형 시냅스 어레이 구조의 속도, 파워, 정확도 등을 평가하는 시뮬레이터 각 시냅스 소자별 하드웨어 특징을 분석하여 각각을 정확하게 모델링 할 수 있는 성능 / 파워 / 안정성 모델을 제시하고 Cycle-Accurate 한 방식으로 시냅스 어레이의 성능 / 파워 / 안정성을 측정할 수 있도록 확장 설계한 시뮬레이터를 실제 하드웨어와 비교하여 시뮬레이터가 95% 이상의 정확도로 하드웨어의 성능을 예측하는지 검증 2) 적층형 시냅스 어레이 및 CMOS로 이루어진 연산기 구조를 인공신경망 연산에 최적화한 아키텍처 시뮬레이터를 활용하여 설계된 시냅스 어레이 및 CMOS 구조를 통해 연산을 처리하는 성능 및 통신 오버헤드 분석 분석한 내용을 바탕으로 적층형 어레이, CMOS, Host Device를 아우르는 통합된 최적 아키텍처 설계를 performance / Watt를 향상시키는 것을 목표로 한다 3) 소자 및 워크로드 특성을 활용한 최적화된 프레임워크 적층형 구조로 지원하는 소자별 특성을 파악하여 수명을 최대화 할 수 있는 소프트웨어 기법 분석 소프트웨어 최적화 기술을 통해 수명을 20배, 연산 효율성을 10배 이상 향상할 수 있는 기법 제시 워크로드의 variation을 분석하고 variation에 맞춰서 연산을 효과적으로 스케쥴링하는 기법 제시 워크로드 및 하드웨어 구성에 최적화된 프레임워크를 통해 연산기의 utilization을 50% 이상으로 향상 4) PIM에서 최적의 효율을 가지는 네트워크 구조 제시 Neural Architecture Search (NAS) 기법을 활용하여 제공된 PIM 하드웨어에서 최고의 정확도를 얻는 인공신경망 탐색 PIM 하드웨어의 Noise에 의한 영향을 최소화할 수 있는 ECC 기법을 제시하고 이를 활용하여 인공신경망의 정확도 향상 Spiking Neural Network (SNN) 의 Noise-Robust 한 특징을 활용하여 PIM 하드웨어가 가지는 노이즈에도 영향을 최소한으로 받는 알고리즘 설계

1. 적층형 시냅스 어레이 구조의 속도, 파워, 정확도 등을 평가하는 시뮬레이터 개발 - 시냅스 소자별 하드웨어 특징 분석 기능 부여 - 모듈 기반의 시뮬레이터 개발을 통한 유연성 확보 - 모듈 융합을 통한 해당 구조의 속도, 파워, 정확도 측정 기술 2. 적층형 시냅스 어레이 및 CMOS로 이루어진 연산기 구조 및 인공신경망에 최적화한 아키텍처 개발 - 위 시뮬레이터를 활용하여 설계된 시냅스 어레이 및 CMOS 구조를 분석 - 위 분석을 활용하여 연산 성능 및 통신 오버헤드 분석 - 오버헤드를 최소화하기 위한 최적 아키텍처 설계 3. 소자 및 워크로드 특성을 활용한 최적화된 프레임워크 개발 - 적층형 구조로 지원하는 소자별 특성을 파악 - 해당 구조의 수명 최대화를 위한 소프트웨어 기법 분석 - 최적의 프레임워크 개발을 통한 연산기 효율 50% 이상 향상

1. 적층형 시냅스 어레이 구조의 속도, 파워, 정확도 등을 평가하는 시뮬레이터 개발 - 시냅스 소자별 하드웨어 특징 분석 기능 부여 - 모듈 기반의 시뮬레이터 개발을 통한 유연성 확보 - 모듈 융합을 통한 해당 구조의 속도, 파워, 정확도 측정 기술 2. 적층형 시냅스 어레이 및 CMOS로 이루어진 연산기 구조 및 인공신경망에 최적화한 아키텍처 개발 - 위 시뮬레이터를 활용하여 설계된 시냅스 어레이 및 CMOS 구조를 분석 - 위 분석을 활용하여 연산 성능 및 통신 오버헤드 분석 - 오버헤드를 최소화하기 위한 최적 아키텍처 설계 3. 소자 및 워크로드 특성을 활용한 최적화된 프레임워크 개발 - 적층형 구조로 지원하는 소자별 특성을 파악 - 해당 구조의 수명 최대화를 위한 소프트웨어 기법 분석 - 최적의 프레임워크 개발을 통한 연산기 효율 50% 이상 향상

1년차 주요내용 o 경량화 기술을 통합한 SW 프레임워크 구조 연구 - 양자화/pruning을 통합한 AutoML 기반 SW 프레임워크 구조 연구 - 최신 기술 APQ 구현 및 평가 o 한 개 이상의 DNN 모델에 대하여 초기 경량화 기술을 구현 및 엣지 NPU 구동 실험 - 자체 구현한 SW 프레임워크를 이용한 초기 경량화 기술 실험 - 경량화 모델의 참여기관 NPU 상 검증 - Enlight NPU v1.0 silicon chip 상의 검증 - Rebellious NPU v1.0 모델 상의 검증 o 시뮬레이터 및 프로파일러의 선행기술 조사 및 시뮬레이션 테스트베드 구축 - NPU 성능 및 자원 소모 측정 기초 연구 - 공동연구기관 제공 NPU API 기반 실제 NPU 설계사양 이해 o NPU silicon chip 이용한 경량화 모델 평가 및 차기 NPU 설계 반영 o ENLIGHT NPU v1.0 (single core) Silicon 개발보드 및 SDK 공동연구기관 제공 o ENLIGHT NPU v2.0 NPU HW 구조 개선(Single-core 및 Multi-core) o ENLIGHT NPU v2.0의 동작 확인 위한 상위 수준 Simulator 및 FPGA 환경 개발 및 공동연구기관 제공 o NPU 모델기반 경량화 모델 평가 및 차기 NPU 설계 반영 o Rebellious NPU v1.0 (single core) c-model 개발 및 공동연구기관 제공 o Rebellious SDK v1.0 개발 및 공동연구기관 제공 o 최신 Pruning 및 NPU-Aware Pruning 기술 상세 분석 및 적용 부분 검토 - NPU-independent pruning 기술의 S/W 모듈 구현 - 네트워크 스케일/아키텍쳐에 따른 pruning 기술 영향성분석 - 최신 공개 NPU-Aware pruning 기술 성능 검증 - 공동연구기관 NPU SDK, 개발보드 평가 및 피드백 제공 o DNN weight 압축 기술(양자화 및 pruning을 제외한 전통적 압축)에 대한 기존의 기술 탐색 o Binary 네트워크 State-of-the-art 모델 조사 및 구현 검증 o Multi-bit Quantization algorithm state-of-the-art 모델 조사 및 구현 검증 o 수요기업: Embedded Vision Summit 2020/2021을 활용하여 Edge NPU 관련 기술 리뷰 o 수요기업: 경량화 플랫폼 NetsPresso Platform 의 개발 - Quantization, prun