박종선 연구실
고려대학교 전기전자공학부
박종선 교수
Compute-in-Memory
SRAM PIM
DCIM
박종선 교수 연구실
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박종선 연구실
고려대학교 전기전자공학부 박종선 교수
박종선 연구실은 저전력 VLSI 회로·시스템을 기반으로 SRAM 및 MRAM을 메모리와 연산 자원으로 활용하는 compute-in-memory 가속기, 그리고 뉴로모픽 연산 하드웨어를 설계합니다. SRAM에서는 charge-domain analog 연산과 계층 적응 양자화로 저비트 정밀도에서 정확도를 유지하며, DCIM 근사 매핑과 reconfigurable NoC 및 zero-skipping으로 연산 효율을 최적화합니다. MRAM에서는 SOT-MRAM의 dual-domain dynamic reference sensing과 STT-MRAM의 read path alternation 같은 읽기 신뢰성 기법을 회로 수준에서 구현합니다. 또한 스핀트로닉 다중 자기상태 시냅스와 conversion aware training, SNN 학습 조기종료를 결합하여 에너지 효율형 신경망 가속을 수행합니다.
Compute-in-MemorySRAM PIMDCIMSOT-MRAMSTT-MRAM
대표 연구 분야
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저전력 SRAM/SRAM-PIM 기반 뉴럴 연산 가속
Low-Power SRAM/SRAM-PIM Neural Computing Acceleration
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저전력 SRAM/SRAM-PIM 기반 뉴럴 연산 가속
Low-Power SRAM/SRAM-PIM Neural Computing Acceleration
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SOT-MRAM/STT-MRAM 기반 신뢰성 저전력 읽기 및 셀 구조
Reliable Low-Power MRAM Read and Cell Architecture
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스핀트로닉 인공 시냅스와 SNN 학습/추론 하드웨어 가속
Spintronic Artificial Synapses and SNN Hardware Acceleration
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연구 성과 추이
표시된 성과는 수집된 데이터 기준으로 산출되며, 일부 차이가 있을 수 있습니다.
5개년 연도별 논문 게재 수
68총합
5개년 연도별 피인용 수
800총합
주요 논문
5
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2025ROZK: An Energy-Efficient DNN Accelerator Based on Reconfigurable NoC and Local Zero-Skipping
Heetak Kim, Yunpyo Hong, Byung‐Soo Kim, Jongsun Park
IF 5.6 (2025)
IEEE Journal of Solid-State Circuits
제로 스킵(Zero-skipping)은 심층 신경망(DNN) 가속기의 에너지 효율을 향상시키는 유명한 기법이다. 제로 스킵을 무손실 압축을 이용해 인코딩된 데이터로 구현할 때, 압축률의 불일치로 인해 데이터의 크기가 불규칙하고 예측 불가능해지며, 이는 다음과 같은 여러 설계 문제를 유발한다: 1) 버퍼에 저장된 데이터의 불규칙성으로 인한 로드 불균형; 2) 누적(accumulation) 과정에 대한 복잡한 라우팅; 그리고 3) 예측 불가능한 메모리 점유(footprint) 할당. 본 연구에서는 ROZK라는 DNN 가속기를 제안하며, 이는 다음을 포함한다: 1) 각 처리 요소(PE)가 로컬 레지스터 파일을 갖추어 인코딩 데이터 없이 로컬 PE의 비정형 0에 대해 제로 스킵을 가능하게 하는 트리-정상(tri-stationary) 데이터플로우; 2) 저비용 룩업 테이블(LUT) 기반의 로컬 제로 스킵 방식; 그리고 3) 다양한 정상(stationary) 유형을 지원하는 재구성 가능 네트워크 온 칩(NoC) 아키텍처. 또한, 각 연산 유닛이 자신의 연산을 완료하는 즉시 입력을 전달함으로써 연산 활용도를 더 향상시키기 위해 사이클 예측 스케줄러(CPS)도 제안한다. 마지막으로, ROZK는 64비트 RISC-V 코어 기반 시스템 온 칩(SoC) 아키텍처에 연결된다. SoC 아키텍처는 28-nm 공정으로 제작되었고 다양한 DNN 워크로드를 통해 검증되었다. ROZK는 409-MHz 동작 주파수에서 191 giga operations per second(GOPS)(0% 활성 희소성)와 324 GOPS(60% 활성 희소성)를 달성한다.
https://doi.org/10.1109/jssc.2025.3604814
Footprint
Dataflow
Lookup table
Computation
Memory footprint
Encoding (memory)
Throughput
Process (computing)
Lossless compression
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2025A Design Framework of Heterogeneous Approximate DCIM-Based Accelerator for Energy-Efficient NN Processing
Kyeongho Lee, Hye Yeong Lee, Jongsun Park
IF 5.2 (2025)
IEEE Transactions on Circuits and Systems I Regular Papers
정적 랜덤 액세스 메모리(SRAM) 기반 디지털 연산-메모리 내 컴퓨팅(DCIM)은 가산기 트리의 상당한 전력 오버헤드를 대가로 오류 복원력이 높은 연산을 제공한다. 최근의 연구들에서는 근사 컴퓨팅을 기반으로 한 DCIM 매크로를 통해 가산기 트리 오버헤드를 완화했으나, 전력과 신경망(NN) 정확도 사이의 상충관계에 직면한다. 이 상충관계는 배열 수준 CIM 아키텍처에서는 NN 모델의 출력 채널들이 근사 오차에 대해 서로 다른 민감도를 갖기 때문에 더욱 복잡해진다. 본 논문에서는 특정 NN 모델에 대해 양호한 에너지-정확도 상충관계를 달성하는 이질적(heterogeneous) 근사 DCIM 기반 가속기 설계 프레임워크를 제안한다. 해당 프레임워크는 세 가지 핵심 기능을 포함한다. 1) 진화 알고리즘 기반 탐색은 설계 공간을 가지치기(pruning)하여 비용 효율적인 근사 지점을 찾는다. 2) 유전 알고리즘 기반 채널별 매핑은 DCIM의 에너지 소비를 효과적으로 줄이면서도 높은 정확도를 유지하는 이질적 근사 방법을 생성한다. 3) 하드웨어 생성 전략은 DCIM 매크로의 개수와 크기를 결정하여, 주어진 NN 모델에 맞춘 에너지 효율적인 DCIM 기반 가속기를 산출한다. 실험 결과는 제안된 이질적 채널별 매핑을 적용할 때 동질적(homogeneous) 매핑에 비해 에너지 효율이 유의미하게 향상됨을 보여준다. 또한 제안된 프레임워크는 최신의 근사 DCIM 접근법보다 더 적은 에너지를 소비하는 이질적 DCIM 기반 가속기를 생성할 수 있다.
https://doi.org/10.1109/tcsi.2025.3530637
Computer science
Energy (signal processing)
Computational science
Electronic engineering
Parallel computing
Algorithm
Mathematics
Engineering
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2024CAT SNN: Conversion Aware Training for High Accuracy and Hardware Friendly Spiking Neural Networks
Dongwoo Lew, Jongsun Park
IF 5.4 (2024)
IEEE Transactions on Emerging Topics in Computing
스파이킹 뉴럴 네트워크(SNN)의 다양한 학습 알고리즘 가운데, ANN-to-SNN 변환은 높은 정확도와 심층 네트워크로의 확장성 때문에 인기를 얻었다. 인공 신경망(ANN)을 SNN으로 변환하고 변환 손실 감소(conversion loss reduction) 기법을 활용함으로써, 기존의 ANN-to-SNN 변환 접근법들은 양호한 정확도를 달성하였다. 그러나 기존 연구들은 하드웨어에서 변환 손실 감소를 구현하는 데 따르는 오버헤드를 고려하지 않았으며, 그 결과 하드웨어 구현의 타당성이 제한되었다. 본 논문에서는 ANN 학습 동안 SNN을 SNN-유사 ANN을 얻기 위해 가능한 한 가깝게 시뮬레이션하는 변환 인지 학습(conversion aware training, CAT)을 제안한다. 따라서 제안하는 방법은 변환 이후 어떠한 변환 손실 감소 기법도 필요로 하지 않아 하드웨어 오버헤드를 줄이면서, 다양한 신경 코딩 방법을 사용한 SNN에서 최신(state-of-the-art) 정확도를 달성한다. 또한 하드웨어 친화적인 SNN을 얻기 위한 CAT의 적용으로서, CAT가 가능하게 하는 로그(logarithmic) 계산을 채택한 경량 time-to-first-spike(TTFS) 코딩을 시연한다. 로그 TTFS를 지원하는 SNN 프로세서는 28nm CMOS 공정으로 구현되었으며, 5비트 로그 가중치 VGG-16을 실행할 때 CIFAR-10/100/Tiny-ImageNet에서 정확도 91.7/67.9/57.4%, 추론 에너지 486.7/503.6/1426uJ를 달성한다. 주요 기여는 1) ANN-to-SNN 변환 지침으로서 CAT 제안 2) 다양한 신경 코딩에 CAT 적용 3) 공동 설계된 TTFS 코딩과 프로세서 제시이다.
https://doi.org/10.1109/tetc.2024.3435135
Computer science
Spiking neural network
Computer hardware
Artificial neural network
Training (meteorology)
Embedded system
Artificial intelligence
최신 정부 과제
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과제 전체보기
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2024년 4월-2028년 4월
|241,965,000원온-디바이스 3D 뉴럴 모델링/렌더링을 위한 에너지 효율적인 고속 가속기 설계
● (연구목표) 본 과제의 목표는 제한적인 연산능력/메모리 상황에서도 고성능/고속의 사용자 맞춤형 온-디바이스 3D 뉴럴 모델링/렌더링을 지원하기 위해, 알고리즘-하드웨어 공동 설계를 통한 에너지 효율적인 고속 3D 뉴럴 모델링/렌더링 가속기 개발임● 구체적인 최종 목표는 에너지 효율적인 고속 3D 뉴럴 모델링/렌더링 가속기를 설계하고 28nm 공정으로 T...
3D 뉴럴 모델링/렌더링
가속기
회로 및 시스템
딥 뉴럴 네트워크
2
주관|
2023년 3월-2026년 12월
|1,076,350,000원e-MRAM에 기반한 고신뢰성 저전력 인증 하드웨어 개발
전체 내용) eMRAM 기반 고신뢰성 저전력 보안 하드웨어 개발
- eMRAM 기반 weak PUF 개발
- eMRAM 기반 strong PUF 개발
- eMRAM 기반 난수 발생기 개발
- 부채널 공격에 강인한 AES 하드웨어 개발
- 산학연 공동 연구를 통한 eMRAM 기반 보안 시스템 개발 및 이를 통한 사업화
연구개발 내용)
1) 저면적 저전력 보안 Key 생성용 eMRAM weak PUF 회로 개발
- eMRAM weak PUF 칩 1차 tape-out에 포함
- eMRAM weak PUF 칩 2차 tape-out에 포함
- 1T1MTJ weak PUF용 reference current generator 설계
- Offset cancellation sense amplifier 설계
- Sneak path current compensation circuit 설계
- PUF용 reference current generator 및 sense amplifier 보완 설계
- Memory-compatible PUF 설계
- Bias correction circuit 설계 및 data restore scheme
- PTAT/CTAT 기반 reference current generator 및 low VDD sense amplifier 설계
2) PUF의 신뢰성 향상을 위한 Error correction code (ECC) 설계와 strong PUF를 위한 저전력 보안성 증강 알고리즘 개발 및 하드웨어 설계
- eMRAM strong PUF 칩 1차 tape-out에 포함
- eMRAM strong PUF 칩 2차 tape-out에 포함
- 보안 증강 알고리즘 및 시뮬레이션 개발
- 보안 증강 알고리즘의 하드웨어 설계 연구
- ECC 하드웨어 설계 및 검증
- Strong PUF 연산 지원을 위한 PIM 하드웨어 설계 연구
- 1차 tape-out칩 ML attack 안전성 검증과 보안 증강 알고리즘 개선
- 2차 tape-out을 위한 ECC 오류 정정 능력 개선 및 부채널 공격에 강인한 AES 설계
3) eMRAM 소자의 확률적 스위칭을 이용한 저전력 RNG 개발
- eMRAM RNG 칩 2차 tape-out에 포함
- 난수성 검정 및 칩 안정성 검증 환경 구축
- 저전력 high throughput RNG 설계
- VT-tracking 기반 adaptive write scheme 제안
- 외부요인 tolerant 및 저전력 high throughput RNG 설계
- Deterministic random bit generator (DRBG) 설계
- 난수발생기에 대한 난수성 검정
4) eMRAM PUF-RNG 기반 부채널 공격 방어가 가능한 AES 보안칩 개발
- PUF 보안시스템 구조 연구 및 테스트 베드 구축
- 부채널 환경 구축 및 안정성 검증
- 통합 보안칩 스펙 검토 및 보드 설계
- 통합 보안칩과 시스템 연동을 위한 FPGA 설계
- 통합 보안칩 디바이스 드라이버 개발
- 통합 보안칩 보드 검증
- 통합 보안칩 보드를 이용한 VPN 보안 시스템 구성 및 검증
임베디드자성메모리
물리적 복제 방지 기술
난수발생기
고급 암호화 표준
저전력
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2023년 3월-2026년 12월
|1,049,133,000원e-MRAM에 기반한 고신뢰성 저전력 인증 하드웨어 개발
eMRAM PUF-RNG 기반 부채널 공격방어가 가능한 AES 보안칩 개발
임베디드자성메모리
물리적 복제 방지 기술
난수발생기
고급 암호화 표준
저전력
최신 특허
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전체 특허
군집화에 기반하여 렌더링에 필요한 가우시안을 식별하는 객체 렌더링 장치 및 객체 렌더링 방법
상태
공개출원연도
2024출원번호
1020240185251인공 신경망을 이용한 근사 기반 디지털 컴퓨팅-인-메모리 설계 시스템 및 그 동작 방법
상태
등록출원연도
2024출원번호
1020240106178데이터의 표현을 변환하여 연산하는 심층 신경망의 연산 장치 및 그 동작 방법
상태
등록출원연도
2024출원번호
1020240098025