합금화 및 그에 이은 용융-급냉 없이 무정질화. SL에서 FCC 구조로의 구조적 전이에 의해 유도된 면내 압축 응력은 FCC 구조의 [111] 방향을 따라 Ge의 전자이동(electromigration)을 강화하며, 이는 이러한 현저한 개선을 가능하게 한다. 설정 동작 스위치는 무정질상을 (111) 정렬을 갖는 FCC 구조로 전환한다.

또한 이러한 응용은 막대한 특성에 내재된 확률적 성질과 관련된 문제로부터 덜 영향을 받는다.

합금화 및 그에 이은 용융-급냉 없이 무정질화. SL에서 FCC 구조로의 구조적 전이에 의해 유도된 면내 압축 응력은 FCC 구조의 [111] 방향을 따라 Ge의 전자이동(electromigration)을 강화하며, 이는 이러한 현저한 개선을 가능하게 한다. 설정 동작 스위치는 무정질상을 (111) 정렬을 갖는 FCC 구조로 전환한다.

또한 이러한 응용은 막대한 특성에 내재된 확률적 성질과 관련된 문제로부터 덜 영향을 받는다.

수직 적층형 NAND(V-NAND) 플래시 메모리는 현대의 휴대용 전자기기에서 주된 데이터 저장 매체이며, 설치 및 운영 비용이 중요한 데이터 센터에서도 그 점유율이 확대되고 있다. 기존의 스케일링 규칙은 ≈15 nm의 설계 규칙(2013년)까지 적용되어 왔지만, 현재의 소자 밀도 향상 방식은 적층으로 전환되었다. 현재 176층이 적층된 V-NAND 플래시 메모리가 시장에 출시되어 있다. 그럼에도 불구하고 층을 증가시키는 일은 박막 응력 관리와 깊은 콘택트 홀 식각과 같은 여러 가지 과제를 유발한다. 또한 칩의 총 허용 두께로 인해 달성 가능한 적층 층수(400~500)에는 상한이 있으며, 이는 6~7년 내에 도달할 것으로 예상된다. 본 총설은 부유 게이트 방식과 대전 트랩층 방식 등 재료 측면, NOR 대 NAND의 어레이 수준 회로 아키텍처, 2D 대 3D의 물리적 집적 구조, 단일 대 다중 레벨의 셀 단위 프로그래밍 기법에 초점을 맞추어, 대전 트랩 기반 플래시 메모리 소자의 현재 상태와 핵심 과제를 요약한다. 아울러 새로운 재료를 사용하여 제조 공정과 소자 성능을 향상시키려는 현재의 노력도 소개한다. 본 총설은 플래시 메모리 소자가 지닌 고유의 문제를 극복할 수 있을 것으로 기대되는 이온 메커니즘에 기반한 향후 저장 장치의 방향을 제시한다.

층 두께(1.0~3.0 nm). 상분계(phase-field) 모델링에 기반한 상세한 분석 모델과 수치 시뮬레이션은, 주입되거나 포획된 계면 캐리어에 의한 강유전 분극 경계(속박) 전하의 보상과 원통 형상의 기하학적 효과를 고려하였다. 그 결과 불균일한 누설(전도) 장 에너지의 변화를 정밀하게 규명하였으며, 이는 커패시턴스 상태를 결정하는 데 핵심적인 역할을 하였다. 모델에 대한 추가 분석을 통해, 커패시턴스 변화는 강유전 도메인의 초기 분극 전하 보상 정도 및 누설 메커니즘의 범위와 강하게 상관관계가 있음을 확인하였다. 본 연구는 동적 랜덤 액세스 메모리의 차세대 커패시터를 개발하기 위한 지침을 제공한다.

본 연구는 a-AZTO 채널을 사용하여 원자층 증착(atomic-layer-deposited)된 비정질 알루미늄-도핑 산화아연-주석(amor phous aluminum-doped zinc–tin-oxide, a-AZTO) 박막과 박막 트랜지스터(TFT)의 물리적 및 전기적 특성을 조사하였다. Al 도핑 수준은 a-AZTO 슈퍼사이클 내에서 Al2O3 서브사이클을 조절하여 제어하였다. 증착 직후의 a-AZTO 박막은 a-ZTO 매트릭스와 비정질 Al2O3 층으로 구성된 적층 구조를 보였으며, 그중 일부는 a-ZTO 층 내에서 Zn 원자를 치환하였다. Al2O3 층의 수가 증가함에 따라 a-AZTO 박막의 밴드갭 에너지와 결정화 온도는 무도핑 시 3.37 eV 및 670 °C에서 18% Al 양이온 분율(Al cationic fraction)일 때 각각 3.56 eV 및 740 °C로 증가하였다. 10-nm 두께 HfO2/30-nm 두께 SiO2 적층 게이트 절연막을 포함한 최적화된 a-AZTO(a-A3ZTO, 6.5% Al 양이온 분율) TFT는 아집적 스윙(subthreshold swing)이 81 mV/decade, 문턱전압(threshold voltage)이 −0.30 V, 포화 이동도(saturation mobility)가 6.07 cm2/(V s)였다. 또한 a-A3ZTO TFT는 TiN 소스/드레인 전극을 사용했을 때 접촉 저항(contact resistance)이 11.7 kΩ으로, 무도핑 a-ZTO TFT(12.1 kΩ)보다 낮았다. 아울러 a-A3ZTO TFT는 1000 s의 스트레스 시간 후, 음의 바이어스 스트레스 및 양의 바이어스 스트레스에서 각각 문턱전압 이동이 −0.20 V 및 0.60 V로 나타나 무도핑 a-ZTO TFT에 비해 바이어스 스트레스 안정성이 향상되었다. 이러한 향상된 안정성은 a-A3ZTO 채널에서 산소 공공(oxygen vacancy) 농도가 감소하고, 채널의 배면(back surface)에 얇은 Al2O3 층이 존재하기 때문으로 설명된다.

-TiN 멤리스터. 각각 인트라 페이지 및 인터 페이지 연산을 수행하기 위해 두 가지 논리 프리미티브인 1 M 및 2 M 로직이 사용되며, 이에 따라 저항성 상태 천이를 통해 어레이 내부에서 핵심 불리언 함수를 완전히 실행할 수 있다. 이러한 논리 연산을 바탕으로 덧셈, 뺄셈, 증가(inc) 및 감소(dec)를 포함한 필수 산술 기능을 수행하는 멤리스티브 산술 논리 단위(mALU)가 설계된다. 수직 구조의 수직 저항성 랜덤 액세스 메모리의 특성으로 인해, 2비트 풀 애더가 단지 세 개의 셀만을 차지하는 면적(footprint)으로 구현되며 12단계에서 완료된다. 제안된 인트라 및 인터 페이지 연산과 완전한 mALU 기능은 높은 재현성으로 실험적으로 입증되었다. 시공간 비용이 크게 감소한 것과 결합하여, 이 결과는 확장 가능하고 에너지 효율적인 인-메모리 컴퓨팅을 위한 이 아키텍처의 가능성을 부각한다.