이 논문은 stepped-carrier orthogonal frequency-division multiplexing (OFDM)을 위한 고속 정착 60-GHz 국부발진기(LO)를 제시하며, I/Q-보정된 단일측파대(SSB) 믹서와 주파수 조절(injection-locked oscillator, ILO) 필터를 사용한다. SSB 믹서는 즉각적인 주파수 홉핑을 가능하게 하고, ILO는 믹서로부터 유발되는 스퍼(spur)를 억제하는 고- $Q$ 대역통과 필터로 작용한다. 견고한 주입 동기(injection locking)를 확보하고 스퍼 억제를 최대화하기 위해, ILO의 자기 공진 주파수를 배경 주파수 튜닝 루프(FTL)를 통해 목표 주파수에 정밀하게 정렬한다. 또한 스퍼를 추가로 줄이기 위해 SSB 믹서 입력에 대한 배경 I/Q 캘리브레이션을 구현한다. 더불어 정전용량 중화된 버퍼는 밀리미터파(mm-Wave) 전압제어발진기(VCO)에서 진폭-대-주파수 변조(AM–FM) 변환을 완화하여 위상 잡음의 개선을 이끈다. 28-nm CMOS로 제작된 프로토타입은 서브 ns 정착 시간, 최악 조건에서 −56 dBc의 스퍼, 73.1 mW의 전력 소모 하에서 60.3 fs rms 지터를 달성한다.

이 논문은 전자기 결합 Class-D LC (EMLC) 발진기를 기반으로 한 완전 통합형 4:1 dc–dc 컨버터를 제시한다. 큰 효율 저하 없이도 확장 가능한 변환비를 달성하기 위해 직렬 전송 및 병렬 수신 (STPR) 토폴로지를 제안한다. 세 개의 전력 전달 발진기 (PTO)와 하나의 병합 전력 수신 발진기 (PRO)를 온칩 쿼드 스택드 변압기를 통해 동시에 결합함으로써, 필요한 면적과 복잡도를 줄이는 소형 레이아웃을 구현한다. 28-nm CMOS 공정에서 구현된 프로토타입 IC는 74.5%의 피크 효율과 입력 전압 3.6 V까지의 동작을 통해 4:1의 높은 변환비를 달성한다. 피크 전력밀도 0.78 W/mm²에서 피크 효율을 달성하면서도, 피크 전력밀도에서는 67% 이상을 유지한다. 또한 이 컨버터는 1:4 승압 및 4:3 강압 변환을 지원하며, 각각 74.3%와 90.3%의 피크 효율을 제공하고, 피크 전력밀도는 0.68 및 3.27 W/mm²이다.

사용자가 정의한 값으로 출력 rms 지터를 설정할 수 있는 디지털 뱅-뱅 위상 고정 루프(DBPLL)를 제안한다. 확률적 지터 모니터링 회로(JMC)와 자동 루프 대역폭 제어를 사용함으로써, 제안된 BBPLL은 공정, 전압 및 온도(PVT) 조건과 무관하게 초기 설정 단계에서 원하는 목표 지터를 얻기 위해 전력 소모를 조정할 수 있다. 28 nm CMOS로 구현된 프로토타입 PLL은 2.88 GHz에서 동작하면서 다양한 PVT 조건 하에서도 목표 지터와의 rms 지터 차이를 0.26 ps 이내로 달성하였고, 링 오실레이터 기반 BBPLL에 대해 최고 수준인 FoM $-$ 225 dB를 달성하였다.

본 논문은 넓은 온도 범위에 걸쳐 저온도계수(TC)를 갖는 부분-구간 전류 기준(sub-ranging current reference)을 제시한다. TC 조절이 가능한 전류원과 공정에 둔감한 부분-구간 검출기를 사용함으로써, 2차 TC의 영향을 거의 4배까지 줄이면서도 부분-구간 경계에서 어떤 불연속도 발생하지 않도록 한다. 제안된 전류 기준은 0.18- $\mu$ m CMOS 공정에 구현되었으며, 칩별 보정(chip-by-chip calibration) 없이 다섯 가지 공정 코너(process corners)에서 45개 샘플을 통해 -20 °C에서 125 °C까지 평균 TC 11.4-ppm/°C를 달성한다. 제안된 전류원은 선로 민감도(line sensitivity)와 부하 민감도(load sensitivity)가 각각 365 및 181 ppm/V로 낮고, 10-Hz 대역폭 내에서 통합 잡음(integrated noise)은 38.9 pArms이다.

이 논문은 stepped-carrier orthogonal frequency-division multiplexing (OFDM)을 위한 고속 정착 60-GHz 국부발진기(LO)를 제시하며, I/Q-보정된 단일측파대(SSB) 믹서와 주파수 조절(injection-locked oscillator, ILO) 필터를 사용한다. SSB 믹서는 즉각적인 주파수 홉핑을 가능하게 하고, ILO는 믹서로부터 유발되는 스퍼(spur)를 억제하는 고- $Q$ 대역통과 필터로 작용한다. 견고한 주입 동기(injection locking)를 확보하고 스퍼 억제를 최대화하기 위해, ILO의 자기 공진 주파수를 배경 주파수 튜닝 루프(FTL)를 통해 목표 주파수에 정밀하게 정렬한다. 또한 스퍼를 추가로 줄이기 위해 SSB 믹서 입력에 대한 배경 I/Q 캘리브레이션을 구현한다. 더불어 정전용량 중화된 버퍼는 밀리미터파(mm-Wave) 전압제어발진기(VCO)에서 진폭-대-주파수 변조(AM–FM) 변환을 완화하여 위상 잡음의 개선을 이끈다. 28-nm CMOS로 제작된 프로토타입은 서브 ns 정착 시간, 최악 조건에서 −56 dBc의 스퍼, 73.1 mW의 전력 소모 하에서 60.3 fs rms 지터를 달성한다.

이 논문은 전자기 결합 Class-D LC (EMLC) 발진기를 기반으로 한 완전 통합형 4:1 dc–dc 컨버터를 제시한다. 큰 효율 저하 없이도 확장 가능한 변환비를 달성하기 위해 직렬 전송 및 병렬 수신 (STPR) 토폴로지를 제안한다. 세 개의 전력 전달 발진기 (PTO)와 하나의 병합 전력 수신 발진기 (PRO)를 온칩 쿼드 스택드 변압기를 통해 동시에 결합함으로써, 필요한 면적과 복잡도를 줄이는 소형 레이아웃을 구현한다. 28-nm CMOS 공정에서 구현된 프로토타입 IC는 74.5%의 피크 효율과 입력 전압 3.6 V까지의 동작을 통해 4:1의 높은 변환비를 달성한다. 피크 전력밀도 0.78 W/mm²에서 피크 효율을 달성하면서도, 피크 전력밀도에서는 67% 이상을 유지한다. 또한 이 컨버터는 1:4 승압 및 4:3 강압 변환을 지원하며, 각각 74.3%와 90.3%의 피크 효율을 제공하고, 피크 전력밀도는 0.68 및 3.27 W/mm²이다.

사용자가 정의한 값으로 출력 rms 지터를 설정할 수 있는 디지털 뱅-뱅 위상 고정 루프(DBPLL)를 제안한다. 확률적 지터 모니터링 회로(JMC)와 자동 루프 대역폭 제어를 사용함으로써, 제안된 BBPLL은 공정, 전압 및 온도(PVT) 조건과 무관하게 초기 설정 단계에서 원하는 목표 지터를 얻기 위해 전력 소모를 조정할 수 있다. 28 nm CMOS로 구현된 프로토타입 PLL은 2.88 GHz에서 동작하면서 다양한 PVT 조건 하에서도 목표 지터와의 rms 지터 차이를 0.26 ps 이내로 달성하였고, 링 오실레이터 기반 BBPLL에 대해 최고 수준인 FoM $-$ 225 dB를 달성하였다.

본 논문은 넓은 온도 범위에 걸쳐 저온도계수(TC)를 갖는 부분-구간 전류 기준(sub-ranging current reference)을 제시한다. TC 조절이 가능한 전류원과 공정에 둔감한 부분-구간 검출기를 사용함으로써, 2차 TC의 영향을 거의 4배까지 줄이면서도 부분-구간 경계에서 어떤 불연속도 발생하지 않도록 한다. 제안된 전류 기준은 0.18- $\mu$ m CMOS 공정에 구현되었으며, 칩별 보정(chip-by-chip calibration) 없이 다섯 가지 공정 코너(process corners)에서 45개 샘플을 통해 -20 °C에서 125 °C까지 평균 TC 11.4-ppm/°C를 달성한다. 제안된 전류원은 선로 민감도(line sensitivity)와 부하 민감도(load sensitivity)가 각각 365 및 181 ppm/V로 낮고, 10-Hz 대역폭 내에서 통합 잡음(integrated noise)은 38.9 pArms이다.

이 논문은 낮은 rms 지터와 낮은 기준 스퓨(reference spur)를 갖는 부조화 주입-잠금 클록 배수기(SILCM)를 제시한다. 기준 스퓨를 억제하면서 rms 지터를 개선하기 위해, 재설정(reset)과 회복(recovery)이라는 두 가지 연산을 사용하여 기준 주입을 수행한다. 재설정 연산 동안, 누적된 지터를 제거하기 위해 전압제어발진기(VCO)의 출력들을 상호 단락시킨다. 회복 연산 동안에는 재설정 연산에 의해 야기된 왜곡된 VCO 파형을 복원한다. 기준 스퓨를 최소화하기 위해, VCO 주파수, 회복 레벨, 회복 타이밍을 제어하는 교정 루프(calibration loops)를 사용한다. 또한 교정 회로의 내부 오프셋도 제거한다. 28-nm CMOS로 구현된 제안된 SILCM은 62.5-MHz 기준을 사용하여 7.5 GHz에서 67.7-fs rms 지터와 -56.6 dBc의 기준 스퓨를 달성하면서 전력은 2.33 mW를 소모한다. 기준 주파수 및 스퓨를 포함하는 상태-최첨단 성능지표(figure-of-merit, FoM ${}_{J+extspur,REF}$ ) -259.1 dB를 달성한다.

이 논문은 CV² 한계를 넘어 저데이터율 센서 노드의 에너지 효율을 개선하기 위해 단계적 구동(stepwise driving)을 사용하는 단열(adibatic) 데이터 송신기를 제시한다. 단계적 구동은 NRZ 및 PAM-4 변조에 적용되어 센서 노드에서 마이크로컨트롤러 주변 I/O 인터페이스에 요구되는 수백 Mb/s의 데이터 전송률을 지원한다. 22nm CMOS로 제작된 제안 송신기 드라이버는 기존 CV² 드라이버에 비해 200 Mb/s에서 64% 이상의 에너지 절감 효과를 달성한다.

기준 전류(I REF )의 온도 안정성을 향상시키는 것은 자동차 및 산업용 센서를 포함한 다양한 응용 분야에서 정밀 전자기기의 신뢰성 있는 동작에 필수적이다. 온도에 대해 안정한 I REF 를 생성하기 위한 여러 접근법이 있으며, 여기에는 PTAT 및 CTAT 전류의 가중합, 유사한 온도계수(TC)를 갖는 저항으로 기준 전압을 분할하는 방법 [1–3], 그리고 MOSFET을 영(0) 온도계수 바이어스 지점에서 바이어스하는 방법 [4]이 포함된다. 이러한 기법들은 1차 TC를 제거할 수 있으나, 2차 TC로 인한 잔여 곡률이 달성 가능한 온도 안정성을 제한한다. [5]에서는 곡률 보정 밴드갭(reference) 전압과 스위칭 캐패시터 저항을 사용하여 기준 전류의 곡률을 보정한다. 그러나 이는 안정적이고 부피가 큰 기준 발진기(예: 크리스털)를 필요로 한다.

부분조화 주입 잠금(Subharmonic injection locking, SIL)은 저저크 시계 멀티플라이어를 위한 널리 사용되는 기법으로, PLL 루프 대역폭으로는 달성할 수 없는 수준까지 VCO의 위상 잡음을 낮출 수 있다. 위상 잡음 저감의 정도는 주입 강도에 의존하며, 기준 시계(reference clock)의 클럭 에지가 VCO의 클럭 에지를 완전히 대체할 때 최대에 도달한다[1]. 그러나 SIL 시계 멀티플라이어(SILCM)의 단점 중 하나는 기준 스퍼(reference spur)인데, 이는 주입 강도 및 곱셈 계수 $(N)$이 증가함에 따라 커진다. 링 오실레이터 기반 클럭 멀티플라이어에서는 곱셈 지연 잠금 루프(multiplying delay-locked loop, MDLL)를 사용함으로써 주입 강도를 최대화할 수 있으며, 기준에 의해 출력 클럭 에지가 완전히 대체된다. 링 오실레이터는 구형파와 유사한 파형을 가지므로, 클럭 에지 대체는 파형에 큰 왜곡을 유발하지 않고 에지의 매끄러운 교체가 가능하다. 따라서 출력 스퍼는 VCO 주파수에 대한 정밀 제어를 통해 완화될 수 있다. 반면 LC 오실레이터에서는 Fig. 19.1.1에 나타낸 바와 같이 LC 탱크의 정현파 성질 때문에 에지의 매끄러운 대체가 쉽지 않다. 즉, 강한 주입 강도는 위상 잡음을 낮추지만, 여러 주기 동안 지속되는 파형 왜곡을 유발하여 큰 스퍼로 이어진다. 반대로 약한 주입은 위상 잡음이 커지는 대가로 스퍼를 줄일 수 있다. 선행 연구들[2, 3]에서는 LC 오실레이터 기반 위상 고정 루프(phase-locked loops, PLL)에서 강한 주입을 통해 위상 잡음을 줄였는데, LC 탱크에 누적된 잡음을 제거하기 위해 오실레이터의 차동 출력(differential output)을 단락(short)시켰다. 그러나 이들은 곱셈 계수 $(N=16)$이 작고, 주입 타이밍을 위한 캘리브레이션 루프를 보유하고 있음에도 불구하고 스퍼 성능이 좋지 않았다. [4]에서는 LC VCO를 위한 MDLL이 제안되었다. 이 방법은 큰 곱셈 계수 $(N=128)$에서 위상 잡음 성능이 개선되었음에도, 전체 지터 성능에서 스퍼 레벨이 여전히 제한 요인이었다. 스퍼가 -50 dBc 이하로 낮은 SILCM에 대한 보고도 있었으나[5, 7], 이들은 기준 주파수 $(f_{ref})$가 높고 곱셈 계수가 10 미만으로 작다.

이 편지는 공통 NAND 기반 위상 검출기와 차동 전압 제어 지연 라인을 포함하는 배경(백그라운드) 쿼드러처 위상 및 듀티-사이클 오차 보정기를 소개한다. 이들 회로는 쿼드러처 신호의 위상 및 듀티-사이클 오차를 결정하고 보상하는 데 사용된다. 듀티-사이클 입력이 50%이어야 하는 기존 쿼드러처 위상 오차 보정기와 달리, 제안된 보정기는 넓은 동작 주파수, 낮은 지터, 낮은 전력 소모 조건에서 쿼드러처 위상 오차와 듀티-사이클 오차 모두를 최소화할 수 있다. 28-nm CMOS로 구현된 프로토타입은 1.15–11 GHz의 주파수 범위에서 동작하며, 입력 위상 오차가 최대 80°일 때 쿼드러처 위상 오차 2.3° 미만 및 듀티-사이클 오차 0.8% 미만을 달성한다. 또한 2.1 mW를 소모하며, 5 GHz에서 낮은 RMS 지터 21.6 fs를 달성하면서 면적은 0.001 mm2에 불과하다.