단일벽 탄소 나노튜브(SWNT)는 결정성 실리콘을 능가하는 높은 전하 운반자 이동도 때문에 박막 트랜지스터(TFT)의 활성층으로서 중요한 연구 주제였다. 본 연구에서는 얇은 염화철(FeCl3) 도펀트 층과의 접촉을 통한 선택적 도핑으로 용액 공정한 반도체성 SWNT TFT에서 매우 높은 전계효과 이동도 및 높은 on/off 비를 달성하기 위한 효과적인 접근법을 보고한다. 반도체층은 고순도(>99%) 고압 일산화탄소(HiPCO) SWNT를 폴리(3-도데실티오펜-2,5-일) (P3DDT)로 감싸(wrapping)하여 분류한 시료를 이중 스핀 코팅하여 형성하였다. 오프 상태 드레인 전류를 증가시키지 않으면서 상부 Au 소스 전극으로부터의 효과적인 정공 주입을 달성하기 위해, 상부에 HiPCO 필름의 위쪽으로 플라즈마 방전 공정으로 제조된 덜 정제(98–99%) SWNT를 폴리(9,9-디-n-도데실플루오렌) (PFDD)로 감싸 분류하여 형성하였다. 몇 나노미터 규모의 FeCl3 도펀트 층을 반도체-접촉 계면에 삽입함으로써 TFT 성능이 유의미하게 향상되었다. 접촉부에서 FeCl3 도펀트의 농도(두께 = 1.5 nm)를 제어하여, 합리적인 on/off 전류비 10(5) 및 낮은 오프 전류 약 80 pA를 갖는 48.35 +/- 3.11 cm(2)V(-1)s(-1) (무처리: 6.18 +/- 0.87 cm(2)V(-1)s(-1))의 유의미하게 높은 정공 전계효과 이동도를 얻었다. FeCl3 도펀트 층의 두께를 2.5 nm로 증가시키면 이동도는 추가로 향상되어, 정공 이동도 177 +/- 13.2 cm(2) V(-1)s(-1), on/off 비 7.4 x 10(3), 및 오프 상태 전류 1.2 x 10(-9) A를 달성하였다.

알 2 오 3(Al 2 O 3) 삽입층을 형성하여 준안정 SnO 채널의 표면을 보호함으로써, 탑 게이트 SnO TFT에서 히스테리시스가 없고 안정적인 동작을 달성하였다.

인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO) 박막 트랜지스터(TFT)에서 전계효과 이동도(field-effect mobility)를 규명하는 것은 고성능 전자소자를 발전시키는 데 있어 핵심적이다. 그러나 채널 길이가 수 마이크로미터 이하로 짧은 IGZO-TFT에서 전계효과 이동도를 정확히 평가하는 것은 매우 어려운 과제이다. 이러한 어려움은 채널 길이가 감소할수록 전체 저항에서 접촉저항(contact resistance)의 중요성이 커지기 때문에 발생한다. 결과적으로 접촉저항을 증가시키면 부정확한 시트 저항(sheet resistance) 값이 나타나, 소자 평가 과정에서 이동도 및 접촉저항과 같은 핵심 파라미터가 과대평가될 수 있다. 따라서 단채널 IGZO TFT에서 시트 저항을 정확히 추출하기 위한, 본질적인 채널 특성에 해당하는 정밀한 방법이 필수적이다. 본 연구에서는 접촉저항에 독립적으로 시트 저항을 정밀하게 추출하기 위해 게이트드 반 데르 푸( gated van der Pauw, gVDP) 방법을 사용하였다. 접촉저항 비의존적 접근법은 IGZO TFT에서 전하 거동을 과대평가할 위험을 완화한다. 또한 단채널 소자의 최대 성능을 정확히 예측할 수 있도록, 본질적인 채널 이동도(intrinsic channel mobility)의 정밀한 평가를 가능하게 한다.

본 연구에서는 고성능 및 강건한 신뢰성을 갖춘 비휘발성 메모리 응용을 위해, 게이트 금속/강유전체(FE) 층/상부 금속(IM)/절연층(IL)/Si 스택을 갖는 새로운 매입형(recessed channel) 강유전체 전계효과 트랜지스터(FeFET)를 제시한다. 이 소자는 이중 금속 게이트 매입형 채널 FeFET(DM-RFeFET)로 명명될 수 있다. 보정된 FE 및 소자 모델 파라미터를 이용한 기술 컴퓨터 지원 설계(technology computer-aided design, TCAD) 시뮬레이션을 통해, DM-RFeFET이 풋프린트를 희생하지 않으면서 FE와 IL의 면적 비를 최대화함으로써 넓은 메모리 창(MW, memory window)을 확보하고 내구성(endurance) 향상의 가능성을 가질 수 있음을 확인하였다. 또한 MW를 최대화하고 게이트 누설 전류에 의해 유발되는 IM 충전을 최소화하기 위해, DM-RFeFET 설계 지침으로서 매입 깊이 및 IM과 IL 사이의 추가적인 고- $k$ 차단층을 제시한다.

본 논문에서는 SWNT 이중층(SWNT bilayer)을 적용함으로써 접합 고분자(polymer)로 포장된 반도체성 단일벽 탄소나노튜브(s-SWNT) 트랜지스터에서 높은 전하 운반자 이동도와 낮은 오프 전류를 동시에 달성하기 위한 간단하고 효과적인 방법을 보고한다. 높은 이동도와 낮은 오프 전류를 달성하기 위해, 고도로 정제된 s-SWNT와 덜 정제된 s-SWNT를 연속적으로 코팅하여 반도체 층을 형성하였다. 이 반도체 층은 폴리(3-도데실티오펜-2,5-일) (P3DDT)로 포장된 고압 탄소 단산화물(HiPCO) SWNT(P3DDT-HiPCO)와 폴리(9,9-디-n-도데실플루오렌) (PFDD)로 포장된 플라즈마 방전(PD) SWNT(PFDD-PD)로 구성된다. 이중층 SWNT 네트워크 필름을 갖는 SWNT 트랜지스터는 높은 홀 전계효과 이동도(평균 6.18 ± 0.85 cm 2 V −1 s −1), 온/오프 전류비(10 7 ), 및 낮은 오프 전류(∼1 pA)를 보였다. 따라서, 이중층 반도체 필름에서 덜 정제된 PFDD-PD(98%–99%) 전하 주입 층과 고도로 정제된 s-P3DDT-HiPCO(>99%) 전하 수송 층을 조합함으로써 이동도와 오프 전류를 동시에 높게/낮게 달성하였다.